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以前寫論文收集的一些資料，學習射频、微波电路、无线通信技术的好資料！！！
verilog实现2-16倍频源码，具体可根据时钟周期调整
verilog分频器～时钟为50hmz，波特率采用9600bps～
输入一个高频时钟，输出一个频率可设置的周期信号的verlog模块，在系统设计时很方便
VERILOG实现无分频时钟，包括测试文件，经过验证可用
pll 的64倍频 锁相环技术用 实现倍频 从而达到对频率的分频
奇数分频:2.2倍分频,其他任意奇数倍的分频可扩展得到.
关于倍频程和三分之一倍频程滤波器设计程序
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