10pin jtag接口定义 表1 Rainbow Blaster 的10PIN 母头接口定义引AS 模式 PS 模式 JTAG 模式脚 信号名 描述 信号名 描述 信号名 描述1 DCLK 时钟信号 DCLK 时钟信号 TCK 时钟信号2 GND 信号地 GND 信号地 GND 信号地3 CONF_DONE 配置完毕 CONF_DONE 配置完毕 TDO 数据来自于器件4 VCC(TRGT) 目标电源 VCC(TRGT) 目标电源 VCC(TRGT) 目标电源5 nCONFIG 配置控制 nCONFIG 配置控制 TMS JTAG 状态机控制6 nCE Cyclone 芯片使能/ /7 DATAOUT AS 数据输出 nSTATUS 配置状态 /8 nCS 串行配置器件芯片使能/ /9 ASDI AS 数据输入 DATA0 数据到器件 TDI 数据到器件10 GND 信号地 GND 信号地 GND 信号地
上传时间： 2014-04-02
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为实现设备中存在的低速数据光纤通信的同步复接/ 分接,提出一种基于FPGA 的帧同步头信号提取检测方案,其中帧头由7 位巴克码1110010 组成,在数据的接收端首先从复接数据中提取时钟信号,进而检测帧同步信号,为数字分接提供起始信号,以实现数据的同步分接。实验表明,此方案成功地在光纤通信系统的接收端检测到帧同步信号,从而实现了数据的正确分接。
上传时间： 2013-10-17
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数字同步的基本概念 同步是指通信双方的定时信号符合一定的时间关系，它又可以分为位同步、帧同步和网同步： 位同步是指通信双方的位定时脉冲信号频率相等且符合一定的相位关系。 帧同步是指通信双方的帧定时信号的频率相同且保持一定的相位关系。帧同步的作用是在同步复用的情况下，能够正确地区分每一帧的起始位置从而确定各路信号的相应位置并正确地把它们区分开来。帧同步是通过在信码中插入帧同步码来实现的。 网同步是指网络中各个节点的时钟信号的频率相等 。
上传时间： 2013-10-29
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CH451 使用一个系统时钟信号来同步芯片内部的各个功能部件，例如，当系统时钟信号的频率变高时，显示驱动刷新将变快、按键响应时间将变短、上电复位信号的宽度将变窄、看门狗周期也将变短。一般情况下，CH451 的系统时钟信号是由内置的阻容振荡提供的，这样就不再需要任何外围电路，但内置RC 振荡的频率受电源电压的影响较大，当电源电压降低时，系统时钟信号的频率也随之降低。在某些实际应用中，可能希望CH451 提供更长或者更短的显示刷新周期、按键响应时间等，这时就需要调节系统时钟信号的频率。CH451 提供了CLK 引脚，用于外接阻容振荡。当在CLK 引脚与地GND 之间跨接电容后，系统时钟信号的频率将变低；当在CLK 引脚与正电源VCC 之间跨接电阻后，系统时钟信号的频率将变高。因为CH451 的系统时钟信号被用于芯片内部的所有功能部件，所以其频率不宜进行大幅度的调节，一般情况下，跨接电容的容量在5pF 至100pF 之间，跨接电阻的阻值在20KΩ至500KΩ之间。跨接一个47pF 的电容则频率降低为一半，跨接一个47KΩ的电阻则频率升高为两倍。另外，CH451 的CLK 引脚可以直接输入外部的系统时钟信号，但外部电路的驱动能力不能小于±2mA。CH451 在CLKO 引脚提供了系统时钟信号的二分频输出，对于一些不要求精确定时的实际应用，可以由CLKO 引脚向单片机提供时钟信号，简化外围电路。 单片机接口程序下面提供了U1（MCS-51 单片机）与U2（CH451）的接口程序，供参考。;**********************;需要主程序定义的参数CH451_DCLK BIT P1.7 ;串行数据时钟,上升沿激活CH451_DIN BIT P1.6 ;串行数据输出,接CH451 的数据输入CH451_LOAD BIT P1.5 ;串行命令加载,上升沿激活CH451_DOUT BIT P3.2 ;INT0,键盘中断和键值数据输入,接CH451 的数据输出CH451_KEY DATA 7FH ;存放键盘中断中读取的键值
上传时间： 2013-11-22
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3 FPGA设计流程 完整的FPGA 设计流程包括逻辑电路设计输入、功能仿真、综合及时序分析、实现、加载配置、调试。FPGA 配置就是将特定的应用程序设计按FPGA设计流程转化为数据位流加载到FPGA 的内部存储器中，实现特定逻辑功能的过程。由于FPGA 电路的内部存储器都是基于RAM 工艺的，所以当FPGA电路电源掉电后，内部存储器中已加载的位流数据将随之丢失。所以，通常将设计完成的FPGA 位流数据存于外部存储器中，每次上电自动进行FPGA电路配置加载。 4 FPGA配置原理 以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100电路为例，FPGA的配置模式有四种方案可选择：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通过芯片上的一组专/ 复用引脚信号完成的，主要配置功能信号如下： (1)M0、M1、M2：下载配置模式选择; (2)CLK：配置时钟信号; (3)DONE：显示配置状态、控制器件启动;
上传时间： 2013-11-18
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本内容汇总了近30个PCB布线知识面试题是PCB工程师必备的知识点总结，也是面试者需要的知识。如何处理实际布线中的一些理论冲突的问题，在高速设计中，如何解决信号的完整性问题?差分布线方式是如何实现的?对于只有一个输出端的时钟信号线，如何实现差分布线?等问题
上传时间： 2015-01-02
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为实现设备中存在的低速数据光纤通信的同步复接/ 分接,提出一种基于FPGA 的帧同步头信号提取检测方案,其中帧头由7 位巴克码1110010 组成,在数据的接收端首先从复接数据中提取时钟信号,进而检测帧同步信号,为数字分接提供起始信号,以实现数据的同步分接。实验表明,此方案成功地在光纤通信系统的接收端检测到帧同步信号,从而实现了数据的正确分接。
上传时间： 2013-10-22
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第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2013-10-18
上传用户：宋桃子
信号完整性问题是高速PCB 设计者必需面对的问题。阻抗匹配、合理端接、正确拓扑结构解决信号完整性问题的关键。传输线上信号的传输速度是有限的，信号线的布线长度产生的信号传输延时会对信号的时序关系产生影响，所以PCB 上的高速信号的长度以及延时要仔细计算和分析。运用信号完整性分析工具进行布线前后的仿真对于保证信号完整性和缩短设计周期是非常必要的。在PCB 板子已焊接加工完毕后才发现信号质量问题和时序问题，是经费和产品研制时间的浪费。1.1 板上高速信号分析我们设计的是基于PowerPC 的主板，主要由处理器MPC755、北桥MPC107、北桥PowerSpanII、VME 桥CA91C142B 等一些电路组成，上面的高速信号如图2-1 所示。板上高速信号主要包括：时钟信号、60X 总线信号、L2 Cache 接口信号、Memory 接口信号、PCI 总线0 信号、PCI 总线1 信号、VME 总线信号。这些信号的布线需要特别注意。由于高速信号较多，布线前后对信号进行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真软件，它可以进行布线前仿真和布线后仿真。
上传时间： 2013-11-17
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I2C总线器件在高抗干扰系统中的应用: 摘要：本文先对I2C总线协议进行了简要叙述，然后介绍了一些常用的抗干扰措施，最后提供了一个利用I2C总线器件24WC01组成的高抗干扰应用方案。 一、I2C总线概述 I2C总线是一双线串行总线，它提供一小型网络系统为总线上的电路共享公共的总线。总线上的器件有单片机LCD驱动器以及E2PROM器等。型号有：PCF8566T、SAA1064T、24WC01等。 两根双向线中，一根是串行数据线（SDA），另一根是串行时钟线（SCL）。总线和器件间的数据传送均由这根线完成。每一个器件都有一个唯一的地址，以区别总线上的其它器件。当执行数据传送时，谁是主器件，谁是从器件详见表1。主器件是启动数据发送并产生时钟信号的器件。被寻址的任何器件都可看作从器件。I2C总线是多主机总线，意思是可以两个或更多的能够控制总线的器件与总线连接。
上传时间： 2013-11-17
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