mdio管脚说明.txt

目前以太网PHY芯片是通过总线MDC/MDIO

mdio管脚说明:
 电路内部语言说明有疑问可进行讨论,因为电路修改时有些说明没有及时修改.

1,mdc          输出时钟信号.频率/相位和输入clk一样.
2,mdio         双向输入输出数据信号.
3,reset        软复位信号,高有效.
4,clk          输入时钟信号.
5,excute       1比特配置输入的读写请求控制信号,从1跳变到0时表示1次读写操作.
6,req1         1比特配置输入的读写请求信号,1表示读请求，0表示写请求.
7,phy_addr1    5比特配置输入的PHY地址信号.
8,reg_addr1    5比特配置输入的寄存器地址信号.
9,data_phy1    16比特配置输入,表示对PHY进行写操作时的写数据.
10,data_sta    本模块输出信号,表示从PHY中读出的数据.
11,sta_enb     本模块输出信号,表示从PHY中读出的数据有效信号.
注:
1:             clk上升沿并且sta_enb为1时可对data_sta采样.
2:             5/6/7/8/9信号输入时和clk同步.