基于VHDL的时序逻辑电路设计这是一份非常不错的资料，欢迎下载，希望对您有帮助！
上传时间： 2022-01-04
上传用户：
基于可编程逻辑器件的电源上电时序控制基于可编程逻辑器件的电源上电时序控制
上传时间： 2022-01-30
上传用户：
SPI总线协议及SPI时序图详解
上传时间： 2022-03-23
上传用户：trh505
使用quartus开发。该程序通过VHDL语言实现了LPC时序。
上传时间： 2022-04-23
上传用户：jiabin
FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解，不过这些内容都可以透过想象力来弥补。然而《工具篇I》需要一定的基础才能书写。两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。一年后，虽然已掌握解理想时序，但是笔者始终觉得理想时序和TimeQuest 之间缺少什么，这种感觉就像磁极不会没有原因就相互吸引着？于是漫长的思考就开始了... 在不知不觉中就写出《整合篇》。HDL 描述的模块是软模型，modelsim 仿真的软模型是理想时序。换之，软模型经过综合器总综合以后就会成为硬模型，也是俗称的网表。而TimeQuest 分析的对象就是硬模型的物理时序。理想时序与物理时序虽然与物理时序有显明的区别，但它们却有黏糊的关系，就像南极和北极的磁性一样相互作用着。编辑《工具篇I》的过程不也是一番风顺，其中也有搁浅或者灵感耗尽的情况。《工具篇I》给笔者最具挑战的地方就是如何将抽象的概念，将其简化并且用语言和图形表达出来。读者们可要知道《工具篇I》使用许多不曾出现在常规书的用词与概念... 但是，不曾出现并不代表它们不复存在，反之如何定义与实例化它们让笔者兴奋到夜夜失眠。《工具篇 I》的书写方式依然继承笔者往常的笔记风格，内容排版方面虽然给人次序不一的感觉，不过笔者认为这种次序对学习有最大的帮助。编辑《工具篇I》辛苦归辛苦，但是笔者却很热衷，心情好比小时候研究新玩具一般，一边好奇一边疑惑，一边学习一边记录。完成它让笔者有莫民的愉快感，想必那是笔者久久不失的童心吧！？
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
上传用户：qdxqdxqdxqdx
LCD触摸屏驱动ili9486数据手册，包含了官方的驱动时序代码，各种参数说明，寄存器说明等，LCD编程的必备手册，欢迎大家下载使用~
上传时间： 2022-05-25
上传用户：
本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数，给出生成实例；介绍LVDS技术规范、源同步实现方案和去偏移技术，讲解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；阐述Xilinx FPGA DDR3控制器IP核的结构组成、模块划分、接口信号和物理约束等。
上传时间： 2022-06-11
上传用户：
时序路径时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。普通时序路径在任何设计中最普通的时序路径有以下4种：1输入端口到内部时序单元路径2从时序单元到时序单元之间的内部路径3从内部时序单元到输出端口之间的路径4输入端口到输出端口之间的路径输入端口到内部时序单元之间路径在从输入端口到内部时序单元之间的路径上传输的数据：通过管脚时钟送出器件经过一个称为输入延时的延时到达器件端口（SDC定义）在到达由目标时钟destination clock）锁定的时序单元之前须通过器件内部逻从时序单元到时序单元的内部路径在从时序单元到时序单元的内部路径上传输的数据：由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达由日标时钟驱动的时宁单元之前，须经过一些内部逻辑内部时序单元到外部端口路径在从内部时序单元到外部端口路径上的数据：，由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达外部端口之前，须经过一些内部逻辑，在经过一段称为输出廷时的额外延时之后被端口时钟捕获（SDC definition）
标签： vivado
上传时间： 2022-06-16
上传用户：
旋变解码芯片AD2S1205实例程序，包括芯片上电初始化时序、初始配置、不同工作模式选择等
标签： ad2s1205
上传时间： 2022-06-17
上传用户：
RX8025 手册好像不太严谨，有问题如下：一.《RX-8025T 使用说明》的第2 页的引脚(图1)与《RX8025T 规格书》的引脚（图2）中的第12 脚功能不一。图1图2二. 《RX-8025T 使用说明》中的电路图有问题电路图中的R2 R3 应该接+5V 。三．《RX-8025T 使用说明》中的时序图没有写明时间时序图中没说明Tlow 和Thigh 等等的时间。四. 《RX-8025T 使用说明》没说明寄存器中（—）表示什么意思。
标签： rx8025t
上传时间： 2022-06-19
上传用户：1208020161
