时序收敛
时序收敛(英语:Timingclosure)是现场可编程逻辑门阵列、专用集成电路等集成电路设计过程中,调整、修改设计,从而使得所设计的电路满足时序要求的过程。
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差分法求解微分方程:古典显式法,收敛性最差;古典隐式法;Crank-Nicolson法,收敛性最好
差分法求解微分方程:古典显式法,收敛性最差;古典隐式法;Crank-Nicolson法,收敛性最好
2015-04-27
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