NS32F103x8(B) 软件硬件兼容STM32F103C8/CBT6，实际测试过，完全可以兼容。支持国产，国产加油！
标签： ns32f103x8 STM32
上传时间： 2021-10-31
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华为FPGA设计规范 VERILOG约束 编程规范时序分析等全套资料:FPGA技巧Xilinx.pdfHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar.rarVerilog HDL 华为入门教程.rarVerilog典型电路设计 华为.rar一种将异步时钟域转换成同步时钟域的方法.pdf华为coding style.rar华为FPGA设计流程指南.doc华为FPGA设计规范.rar华为VHDL设计风格和实现.rar华为专利：一种快速无毛刺的时钟倒换方法.rar华为专利：华为小数分频.rar华为以太网时钟同步技术_时钟透传技术白皮书.rar华为硬件工程师手册目前最全版本.rar华为面经.doc华为面经.rar静态时序分析与逻辑...pdf
上传时间： 2021-11-05
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5V USB扁口接口TP4055锂离子电池充电接口板ALTIUM设计硬件原理图+PCB文件，2层B板手设计，大小为33*18mm,，可以做为你的学习设计参考。TP4055 是一款完整的单节锂离子电池充电器，带电池正负极反接保护，采用恒定 电流/恒定电压线性控制。其 SOT 封装与较少的外部元件数目使得 TP4055 成为便携式应 用的理想选择。TP4055 可以适合 USB 电源和适配器电源工作。 由于采用了内部 PMOSFET 架构，加上防倒充电路，所以不需要外部检测电阻器和 隔离二极管。热反馈可对充电电流进行自动调节，以便在大功率操作或高环境温度条件 下对芯片温度加以限制。充满电压固定于 4.2V，而充电电流可通过一个电阻器进行外部 设置。当电池达到 4.2V 之后，充电电流降至设定值 1/10，TP4055 将自动终止充电。 当输入电压（交流适配器或 USB 电源）被拿掉时，TP4055 自动进入一个低电流状 态，电池漏电流在 2uA 以下。TP4055 的其他特点包括充电电流监控器、欠压闭锁、自 动再充电和一个用于指示充电结束和输入电压接入的状态引脚。
上传时间： 2021-11-22
上传用户：trh505
该文档为A、B、AB、D类音频功率放大器简介文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
上传时间： 2021-11-28
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基于ARM-FPGA的IRIG-B码产生器的研制这是一份非常不错的资料，欢迎下载，希望对您有帮助！
上传时间： 2021-12-30
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随着光伏发电系统快速发展,以及电动汽车充电桩的普及,传统的剩余电流保护器无法满足实际需求。介绍了一款B型剩余电流保护器,采用磁调制剩余电流互感器和零序电流互感器采集剩余电流。根据GB/T 22794—2017标准要求,可识别1 kHz及以下的正弦交流、带和不带直流分量的脉动直流、平滑直流等剩余电流信号。经信号调理电路将电压信号送到单片机进行采集和判断。通过试验测试,该样机在测试精度和速度上均符合国家标准的相关要求。The rapid development of photovoltaic power generation systems and the popularity of electric vehicle charging piles make the traditional residual current protective devices unable to meet the actual demand.This paper proposed a type B residual current protective device,which uses the magnetically modulated residual current transformer and the zero sequence current transformer to acquire the residual current.According to the requirements of GB/T 22794—2017,the type B residual current protective device can detect sinusoidal AC residual current of 1kHz and below 1kHz,pulsating DC residual current with and without DC component,smooth DC residual current and so on.The signal processing circuit sends the voltage signal to the MCU for acquisition and judgment.Through experimental tests,the device meets the relevant requirements of national standards in terms of test accuracy and speed.
标签： 电流保护器
上传时间： 2022-03-27
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产品型号：VK2C21A/B/C/D 产品品牌：VINKA/永嘉微/永嘉微电 封装形式：SOP28/24/20/16 裸片:DICE（邦定COB）/COG（邦定玻璃用） 产品年份：新年份 联 系 人：许硕 原厂直销，工程服务，技术支持，价格最具优势！QT374 VK2C21A/B/C/D概述： VK2C21是一个点阵式存储映射的LCD驱动器，可支持最大80点（20SEGx4COM）或者最大128点（16SEGx8COM）的LCD屏。单片机可通过I2C接口配置显示参数和读写显示数据，也可通过指令进入省电模式。其高抗干扰，低功耗的特性适用于水电气表以及工控仪表类产品。 特点： ★ 工作电压 2.4-5.5V ★ 内置32 kHz RC振荡器 ★ 偏置电压（BIAS）可配置为1/3、1/4 ★ COM周期（DUTY）可配置为1/4、1/8 ★ 内置显示RAM为20x4位、16x8位 ★ 帧频可配置为80Hz、160Hz ★ 省电模式（通过关显示和关振荡器进入）
标签： LCD VK2C 抗干扰 21 高稳定 显示驱动 驱动 芯片
上传时间： 2022-04-08
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产品型号：VK2C21A/B/C/D 产品品牌：VINKA/永嘉微/永嘉微电 封装形式：SOP28/24/20/16 裸片:DICE（邦定COB）/COG（邦定玻璃用） 产品年份：新年份 联 系 人：许硕 原厂直销，工程服务，技术支持，价格最具优势！ VK2C21A/B/C/D概述： VK2C21是一个点阵式存储映射的LCD驱动器，可支持最大80点（20SEGx4COM）或者最大128点（16SEGx8COM）的LCD屏。单片机可通过I2C接口配置显示参数和读写显示数据，也可通过指令进入省电模式。其高抗干扰，低功耗的特性适用于水电气表以及工控仪表类产品。 特点： ★ 工作电压 2.4-5.5V ★ 内置32 kHz RC振荡器 ★ 偏置电压（BIAS）可配置为1/3、1/4 ★ COM周期（DUTY）可配置为1/4、1/8 ★ 内置显示RAM为20x4位、16x8位 ★ 帧频可配置为80Hz、160Hz ★ 省电模式（通过关显示和关振荡器进入）
标签： 21 VK2C C21 LCD VK2 VK 2C 存储器 多功能 映射
上传时间： 2022-04-08
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产品型号：VK2C23A/B 产品品牌：VINKA/永嘉微/永嘉微电 封装形式：LQFP64/48 裸片:DICE（邦定COB）/COG（邦定玻璃用） 产品年份：新年份 联 系 人：许硕 原厂直销，工程服务，技术支持，价格最具优势！QT394 VK2C23A/B概述： VK2C23A/B是一个点阵式存储映射的LCD驱动器，可支持最大224点（56SEGx4COM）或者最大416点（52SEGx8COM）的LCD屏。单片机可通过I2C接口配置显示参数和读写显示数据，也可通过指令进入省电模式。其高抗干扰，低功耗的特性适用于水电气表以及工控仪表类产品。 特点： ★ 工作电压 2.4-5.5V ★ 内置32 kHz RC振荡器 ★ 偏置电压（BIAS）可配置为1/3、1/4 ★ COM周期（DUTY）可配置为1/4、1/8 ★ 内置显示RAM为56x4位、52x8位 ★ 帧频可配置为80Hz、160Hz ★ 省电模式（通过关显示和关振荡器进入）
标签： VK2C I2C LCD 23 抗干扰 高稳定 接口 控制 驱动IC
上传时间： 2022-04-16
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FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解，不过这些内容都可以透过想象力来弥补。然而《工具篇I》需要一定的基础才能书写。两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。一年后，虽然已掌握解理想时序，但是笔者始终觉得理想时序和TimeQuest 之间缺少什么，这种感觉就像磁极不会没有原因就相互吸引着？于是漫长的思考就开始了... 在不知不觉中就写出《整合篇》。HDL 描述的模块是软模型，modelsim 仿真的软模型是理想时序。换之，软模型经过综合器总综合以后就会成为硬模型，也是俗称的网表。而TimeQuest 分析的对象就是硬模型的物理时序。理想时序与物理时序虽然与物理时序有显明的区别，但它们却有黏糊的关系，就像南极和北极的磁性一样相互作用着。编辑《工具篇I》的过程不也是一番风顺，其中也有搁浅或者灵感耗尽的情况。《工具篇I》给笔者最具挑战的地方就是如何将抽象的概念，将其简化并且用语言和图形表达出来。读者们可要知道《工具篇I》使用许多不曾出现在常规书的用词与概念... 但是，不曾出现并不代表它们不复存在，反之如何定义与实例化它们让笔者兴奋到夜夜失眠。《工具篇 I》的书写方式依然继承笔者往常的笔记风格，内容排版方面虽然给人次序不一的感觉，不过笔者认为这种次序对学习有最大的帮助。编辑《工具篇I》辛苦归辛苦，但是笔者却很热衷，心情好比小时候研究新玩具一般，一边好奇一边疑惑，一边学习一边记录。完成它让笔者有莫民的愉快感，想必那是笔者久久不失的童心吧！？
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
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