声控延时灯Protel工程电路原理图及PCB文件
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上传时间： 2022-02-26
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由于低场磁共振自由感应（FID-Free Induction Decay）信号十分微弱,信噪比低,所以信号放大电路的设计、调试具有一定的困难.该文首先对低场磁共振电路系统的各个功能模块进行了分析,并估算了低场磁共振的信号幅值,然后重点对天线接口和前置放大两个电路模块进行了分析研究.天线接口电路是射频发射电路、信号接收电路与磁体天线的接口电路.针对接收信号弱、信噪比低的情况,天线接口电路不但要实现天线的三个状态（发射、泄放、接收）间的切换,而且要对信号进行无源放大.该文在完成了天线接口电路功能分析后,建立了简化模型,然后对其参数进行分析计算,得出了满足最大放大倍数和期望带宽时的调试指导参数,还据此设计了校验信号发生电路.前置放大电路主要完成磁共振FID信号的有源放大.该文在进行了方案讨论后,给出了具体的前置放大电路,并对其工作状态进行了静态工作点计算和动态仿真分析,计算了增益系数,分析了带宽,并作了噪声分析.该文还参照高频电路的设计特点,分析了低场磁共振信号放大电路的噪声干扰的来源、种类;讨论了器件选择、电路布板等方面的注意事项;给出了减小噪声干扰的一些具体措施.
上传时间： 2013-06-01
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电气化铁道牵引网在网络拓扑结构、电气元件上具有特殊性，开展数学模型和电气参数研究对掌握其电气性能具有重要意义。 本文主要介绍了电气化铁道牵引网基波与谐波的模型建立与电气参数计算。 借用电力系统中的成熟计算方法，并结合牵引网的拓扑结构和导线的特殊性，阐述了多导体传输线的串联阻抗和并联导纳矩阵的计算方法，给出了计算实例。 各种供电方式的牵引网都可等效成多导体传输线的供电网络，网络上的各种电气参数均可视为串联元件和并联元件。牵引网的均匀多导体传输线采用等值Ⅱ型电路，对其它各种串联与并联元件也分别建模。 用C＃语言编制了牵引网模型仿真计算软件，实现了谐波在牵引网中的分布计算。为计算程序设计了良好的人机界面，通过界面可以完成牵引网的参数输入与外部数据读取，计算结果再用.csv格式输出。其中，详细介绍了LU三角算法。 最后，结合京哈线蓟县南牵引变电所供电区段高次谐波谐振测试，分析了牵引网参数对高次谐波谐振的影响，说明了谐振的原因并给出了治理措施。利用程序进行了仿真计算，验证了程序的可用性。
上传时间： 2013-07-23
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电机是现代工业生产和日常生活最主要的原动力和驱动装置。电机一旦发生故障，会造成不同程度的经济损失和社会影响。因此研究不同场合、不同运行状态下电机故障诊断理论和相关技术具有很高的实用价值。 电机出现故障时，故障信号中往往含有大量的时变、短时突发性质的成分。因此可以通过检测、分析故障信号，获得电机的故障信息。传统的信号分析方法，如傅立叶变换，是一种纯频域分析，缺乏空间局部性，不能满足故障信号分析的要求。而小波分析和小波包分析法具有良好的时频局部性，能够将信号在任意频段进行划分，从而使在不同频段的各种故障特征信号更加容易被识别和提取。基于小波包分析处理非平稳信号的优越性，本文选用小波包分析对电机故障信号进行分析检测。 本文在研究了异步电机常见故障类型和诊断方法的基础上，详细分析了电机滚动轴承异常、转子断条、气隙偏心等故障原因，采用基于信号分析法中的振动诊断法和定子电流检测法，对电机滚动轴承故障、转子断条故障进行诊断。对于存在已知轴承故障的电机，在故障状态下采集到振动信号，利用峭度值计算和小波包分析相结合的方法，选用db3作为小波基，进行小波包分析，对包含有故障特征频率信息的信号进行重构，获得轴承故障特征频率，根据故障特征频率的数值和能量，确定出轴承故障的类型。应用小波包分析和FFT相结合的方法，选用Coif5为小波包基，检测转子断条故障特征频率。在此基础上，采集故障电机的振动信号和电流信号，并分别应用上述方法进行了仿真模拟实验，结果表明这些方法是准确可行的。 论文以DSP为核心，完成了电机故障诊断系统的硬件电路的设计，包括信号检测电路、调理电路，A/D转换电路等，并给出了主要的软件流程图。
上传时间： 2013-04-24
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三相电压不平衡度是衡量电网电能质量的一个重要指标。在三相系统中，引起电压不平衡的主要原因是发电机的输出电压不平衡和负载不平衡两方面，电压不平衡比较严重时，会给系统带来诸多危害。近年来，STATCOM因其动态响应速度快，电流谐波含量小，装置体积小等优点，在电压不平衡补偿中的应用越来越广。 首先本文研究了基于IGCT的STATCOM主电路。为了获得更高的输出电压，通常需要将IGCT串联使用。然而在器件串联使用时，由于其特性的差异会产生暂态电压分配不均衡，导致个别器件上产生过电压而威胁器件的安全，严重时会烧毁器件。因此需要采用均压电路来保证串联结构中电压的平均分配。本文重点对IGCT串联均压电路和缓冲电路进行了设计，在分析串联均压电路的同时，计算了吸收电容和吸收电阻的取值范围。而后，对缓冲电路进行了Pspice仿真，通过仿真验证了均压电路的工作效果。结果表明，吸收电容和吸收电阻的取值合适，能够对IGCT的串联运行起到很好的保护作用。本文还对100Kvar/660VSTATCOM的主电路进行了参数设计，对IGCT的型号和各主要元件进行了选择。 本文重点研究了不平衡系统中STATCOM的控制策略。建立了基于IGCT的STATCOM的数学模型；根据STATCOM的电流暂态模型，对电流电压进行序分解，并做D—Q坐标变换，建立STATCOM在静止坐标系下的正、负序数学模型。基于建立的负序模型，研究STATCOM在不平衡情况下的控制策略，本文采用无差拍控制方法；根据实际补偿时遇到的问题：收敛速度慢、依赖固定的负载模型、鲁棒性差等，对无差拍控制方法进行了优化设计。该优化方法在传统无差拍的基础上引入了参考电流观测器和状态观测器；文中具体设计了这个改进无差拍控制器和其相关电路。经分析与仿真验证了本文提出的优化控制方法，将该方法应用于STATCOM不平衡补偿器，取得了良好的不平衡补偿性能、快速的动态响应和良好的鲁棒性。
上传时间： 2013-06-05
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高精度惯性加速度计能够实现实时位移检测，在当今民用和军用系统如汽车电子、工业控制、消费电子、卫星火箭和导弹等中间具有广泛的需求。在高精度惯性加速度计中，特别需要稳定的低噪声高灵敏度接口电路。事实上，随着传感器性能的不断提高，接口电路将成为限制整个系统的主要因素。 本论文在分析差动电容式传感器工作原理的基础上，设计了针对电容式加速度计的全差分开环低噪声接口电路。前端电路检测传感器电容的变化，通过积分放大，产生正比于电容波动的电压信号。 本论文采用开关电容电路结构，使得对寄生不敏感，信号灵敏度高，容易与传感器单片集成。为了得到微重力加速度性能，设计电容式位移传感接口电路时，重点研究了噪声问题和系统建模问题。仔细分析了开环传感器中的不同噪声源，并对其中的一些进行了仿真验证。建立了接口电路寄生电容和寄生电阻模型。 为了更好的提高分辨率，降低噪声的影响如放大器失调、1/f噪声、电荷注入、时钟馈通和KT/C噪声，本论文采用了相关双采样技术（CDS）。为了限制接口电路噪声特别是热噪声，着重设计考虑了前置低噪声放大器的设计及优化。由于时钟一直导通，特别设计了低功耗弛豫振荡器，振荡频率为1．5M。为了减小传感器充电基准电压噪声，采用两级核心基准结构设计了高精度基准，电源抑制比高达90dB。 TSMC 0．18μm工艺中的3．3V电压和模型，本论文进行了spectre仿真。 关键词：MEMS；电容式加速度计；接口电路；低噪声放大器；开环检测
上传时间： 2013-05-23
上传用户：hphh
随着电力电子技术的发展，对大功率、高性能的开关电源要求也越来越高。功率因数校正(PFC)技术是当前电力电子技术研究的热点问题。大多数电力电子装置通过整流器与电网接口，而传统的二极管或晶闸管整流装置会产生大量的谐波电流，对电网造成污染。许多国家和国际组织相继制定了一系列限制用电设备谐波的标准。有源功率因数校正技术能够有效的消除整流装置的谐波，因此具有广泛的应用前景。 本文首先分析了开关电源的发展现状及发展要求，详细地阐述了开关电源的基本构成和基本组态。然后研究了ZVT-Boost软开关PFC电路的基本结构、基本工作原理及软开关实现原理，在此基础上确定了主电路结构，并制定了控制系统方案。 鉴于功率要求，本文采用两级PFC电路。因此对常见的DC-DC变换器的拓扑结构、原理特性进行分析。并针对各自的变换器建立了简化模型，基于所建立的模型分析了变换器的特性，列出各变换器的优缺点及在设计开关电源时的选用原则。最后，对所设计的系统进行了仿真分析。 本文根据用户的要求研究设计了一种大功率高性能开关电源。该开关电源分为前级和后级，前级为采用BOOST结构的单相有源功率因数校正电路，后级为采用移相控制软开关技术的全桥变换器。最后研制出了实验样机，并给出了实验样机的功率因数校正电路和移相全桥软开关变换电路的实验波形。
上传时间： 2013-04-24
上传用户：朗朗乾坤
书名:数字逻辑电路的ASIC设计/实用电子电路设计丛书 作者:（日）小林芳直 著，蒋民 译，赵宝瑛 校 出版社：科学出版社 原价：30.00 出版日期：2004-9-1 ISBN：9787030133960 字数：348000 页数：293 印次： 版次：1 纸张：胶版纸 开本： 商品标识：8901735 编辑推荐 -------------------------------------------------------------------------------- 内容提要 -------------------------------------------------------------------------------- 本书是“实用电子电路设计丛书”之一。本书以实现高速高可靠性的数字系统设计为目标，以完全同步式电路为基础，从技术实现的角度介绍ASIC逻辑电路设计技术。内容包括：逻辑门电路、逻辑压缩、组合电路、Johnson计数器、定序器设计及应用等，并介绍了实现最佳设计的各种工程设计方法。 本书可供信息工程、电子工程、微电子技术、计算技术、控制工程等领域的高等院校师生及工程技术人员、研制开发人员学习参考。 目录 -------------------------------------------------------------------------------- 第1章 ASIC=同步式设计=更高可靠性设计方法的实现 1.1 面向高性能系统的设计 1.2 同步电路的不足 1.3 同步电路设计 1.4 ASIC机能设计方法有待思考的地方 第2章 逻辑门电路详解 2.1 逻辑门电路的最基本的知识 2.2 加法电路及其构成方法 2.3 其他输入信号为３位的逻辑单元 2.4 复合逻辑门电路的调整 第3章 逻辑压缩与奎恩·麦克拉斯基法 3.1 除去玻色项的方法 3.2 奎恩·麦克拉斯基法 第4章 组合电路设计 4.1 选择器、解码器、编码器 4.2 比较和运算电路的设计 第5章 计数器电路的设计 5.1 计数器设计的基础 5.2 各种各样的计数器设计 5.3 LFSR(M系列发生器)的设计 第6章 江逊计数器 6.1 设计高可靠性的江逊计数器 6.2 冲刷顺序的组成 第7章 定序器设计 7.1 定序器电路设计的基础知识 7.2 把江逊计数器制作成状态机 7.3 一比特热位状态机与江逊状态机 7.4 跳跃动作的设计 第8章 定序器的高可靠化技术 8.1 高可靠性定序器概述 8.2 关注高可靠性江逊状态机 第9章 定序器的应用设计 9.1 软件处理与硬件处理 9.2 自动扶梯的设计 9.3 信号机的设计 9.4 数码存钱箱的设计 9.5 数字锁相环的设计 第10章 实现最佳设计的方法 10.1 如何杜绝运行错误的产生 10.2 16位乘法器的电路整定 10.3 冒泡分类器（bubble sorter）的电路设定 参考文献
上传时间： 2013-06-15
上传用户：龙飞艇
近几年来，OFDM(Orthogonal Frequency Division Multiplexing)技术引起了人们的广泛注意，根据这项新技术，很多相关协议被提出来。其中WiMax(Wireless MetropolitanArea Networks)代表空中接口满足IEEE 802.16标准的宽带无线通信系统，IEEE标准在2004年定义了空中接口的物理层(PHY)，即802.16d协议。该协议规定数据传输采用突发模式，调制方式采用OFDM技术，传输速率较高且实现方便、成本低廉，已经成为首先推广应用的商业化标准。 本文主要对IEEE802.16d OFDM系统物理层进行研究，并在XILINX公司的Virtexpro II芯片上实现了基带算法。 首先讨论了OFDM基本原理及其关键技术。根据IEEE802.16d OFDM系统的物理层发送端流程搭建了基带仿真链路，利用MATLAB/SIMULINK仿真了OFDM系统在有无循环前缀(CP)、多径数目不同等情况下的性能变化。由于同步算法和信道估计算法计算量都很大，为了找到适合采用FPGA实现的算法，分析了同步误差和不同信道估计算法对接收信号的影响，并结合计算量的大小提出了一种新的联合同步算法，以及得出了LS信道估计算法最适合802.16d系统的结论。 其次，完成了基带发射机和接收机的FPGA硬件电路实现。为了使系统的时钟频率更高，采用了流水线的结构。设计中采用编写Verilog程序和使用IP核相结合的办法，实现了新的联合同步算法，并且通过简化结构，避免了信道估计算法中的繁琐除法。利用ISE9. 2i和Modelsim6.Oc软件平台对程序进行设计、综合和仿真，并将仿真结果和MATLAB软件计算结果相对比。结果表明，采用16位数据总线可达到理想的精度。 最后，采用串口通信的方式对基带系统进行了验证。通过串口通信从功能上表明该系统确实可行。 关键词：IEEE802. 16d； OFDM； 同步；信道估计；基带系统
上传时间： 2013-07-31
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现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
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