收SP下行消息 A. 启动MMSC侦听端口 在模拟器界面的右下角的"Liten Port"文本框中输入MMSC的侦听端口，这个值是为接收SP发出的下行消息提供服务的端口号，比如："8080"，按下"Start"按钮启动MMSC侦听服务。 B. 接收消息 接收的是从SP（API）发来的消息，处理后回一条响应消息。 2 模拟MMSC向SP发送上行消息 A. 选择模拟器左边界面的MessageType为“DeliverReq”； B. “Send To”文本框中输入SP的上行地址，例如http://10.164.50.29:8888； C. 在界面中选择输入其他需要的字段，然后点击“Send”按纽即可向SP上行地址发送上行消息。 3 模拟MMSC向SP发送递送报告消息 A. 选择模拟器左边界面的MessageType为“DeliverReportReq”； B. “Send To”文本框中输入SP的上行地址，例如http://10.164.50.29:8888； C. 在界面中选择输入其他需要的字段，然后点击“Send”按纽即可向SP上行地址发送递送报告消息。 4 模拟MMSC向SP发送阅读报告消息 A. 选择模拟器左边界面的MessageType为“ReadReportReq”； B. “Send To”文本框中输入SP的上行地址，例如http://10.164.50.29:8888； C. 在界面中选择输入其他需要的字段，然后点击“Send”按纽即可向SP上行地址发送阅读报告消息
上传时间： 2014-01-16
上传用户：气温达上千万的
在信息信号处理过程中，如对信号的过滤、检测、预测等，都要使用滤波器，数字滤波器是数字信号处理（DSP，DigitalSignalProcessing）中使用最广泛的一种器件。常用的滤波器有无限长单位脉冲响应（ⅡR）滤波器和有限长单位脉冲响应（FIR）滤波器两种[1]，其中，FIR滤波器能提供理想的线性相位响应，在整个频带上获得常数群时延从而得到零失真输出信号，同时它可以采用十分简单的算法实现，这两个优点使FIR滤波器成为明智的设计工程师的首选，在采用VHDL或VerilogHDL等硬件描述语言设计数字滤波器时，由于程序的编写往往不能达到良好优化而使滤波器性能表现一般。而采用调试好的IPCore需要向Altera公司购买。笔者采用了一种基于DSPBuilder的FPGA设计方法，使FIR滤波器设计较为简单易行，并能满足设计要求。
上传时间： 2014-01-21
上传用户：ruan2570406
这个例子做的是去年全国电子电子设计大赛E题，悬挂运动控制系统（E题），我只做了画线和画圆两个部分，纯粹是玩，所以精度不是很高，终点定位精度误差差不多0.5cm左右，画圆在两个斜率无穷大区误差较大需要修正。 一开始我用的是L297+L298驱动，感觉脉冲相位控制比较麻烦，后来想到avr相对51的速度，用B口模拟脉冲，L293驱动。电机我用的是两个42BYG四相八拍六线步进电机，资料很好找。 这个试验做起来可能有点麻烦，比赛的时候需要特定的板子，就象附件E题里所示，注意电机转动的时候不能让绕线重叠，会严重影响精度，绳子要用无弹性的，我用的是去渔具店买的尼龙的无弹性渔线。
上传时间： 2014-12-07
上传用户：youmo81
蓝牙技术可谓风风火火、风光无限。自1998年蓝牙技术问世至今，短短的两三年时间，蓝牙获得了来自两千多家企业的响应，并引起了公众的广泛关注。
上传时间： 2014-01-19
上传用户：z1191176801
TLV1544与TMS320VC5402通过串行口连接，此时，A／D转换芯片作为从设备，DSP提供帧同步和输入／输出时钟信号。TLV1544与DSP之间数据交换的时序图如图3所示。 开始时， 为高电平（芯片处于非激活状态），DATA IN和I/OCLK无效，DATAOUT处于高阻状态。当串行接口使CS变低（激活），芯片开始工作，I／OCLK和DATAIN能使DATA OUT不再处于高阻状态。DSP通过I／OCLK引脚提供输入／输出时钟8序列，当由DSP提供的帧同步脉冲到来后，芯片从DATA IN接收4 b通道选择地址，同时从DATAOUT送出的前一次转换的结果，由DSP串行接收。I／OCLK接收DSP送出的输入序列长度为10～16个时钟周期。前4个有效时钟周期，将从DATAIN输入的4 b输入数据装载到输入数据寄存器，选择所需的模拟通道。接下来的6个时钟周期提供模拟输入采样的控制时间。模拟输入的采样在前10个I／O时钟序列后停止。第10个时钟沿（确切的I／O时钟边缘，即上升沿或下降沿，取决于操作的模式选择）将EOC变低，转换开始。
上传时间： 2014-12-05
上传用户：yepeng139
三相步进电机的三相六拍工作方式，正转的绕组通电顺序：A、AB、B、BC、C、CA、A，反转的通电顺序：A、AC、C、CB、B、BA、B、A。 由于步进电机转子有一定的惯性以及所带负载的惯性，故步进电机的工作过程中不能及时的启动和停止，在启动时应慢慢的加速到预定速度，在停止前应逐渐减速到停止，否则，将产生失步现象。 步进电机的控制问题可总结为两点： 1、产生工作方式需要的时序脉冲； 2、控制步进电机的速度，使它始终遵循加速、匀速、减速的规律工作。
上传时间： 2015-12-01
上传用户：685
该程序使每次CPU响应外部中断IRQ3时显示字符串“THIS IS A 8259A INTERRUPT!”。中断10次后，程序返回DOS。 中断请求通过ISA总线的IRQ3端输入，中断源用单脉冲源代替（来自实验箱）。
上传时间： 2016-01-01
上传用户：aappkkee
(1) 用单脉冲发生器的输出作为中断请求信号使8259A产生中断,进入中断后显示一个字符串。(2) 中断请求通过8259的IRQ2端输入，中断源可以是片外8253定时器输出的脉冲，并把8253的OUTO和总线槽IR02连接好。 (3) 编写程序,要求每次主机响应外部中断IRQ2时,显示字符串“THIS IS A 8259A INTERRUPT!”(或其它串)，中断十次后，程序退出。
上传时间： 2014-08-04
上传用户：xcy122677
在信息信号处理过程中，如对信号的过滤、检测、预测等，都要使用滤波器，数字滤波器是数字信号处理（DSP，DigitalSignalProcessing）中使用最广泛的一种器件。常用的滤波器有无限长单位脉冲响应（ⅡR）滤波器和有限长单位脉冲响应（FIR）滤波器两种[1]，其中，FIR滤波器能提供理想的线性相位响应，在整个频带上获得常数群时延从而得到零失真输出信号，同时它可以采用十分简单的算法实现，这两个优点使FIR滤波器成为明智的设计工程师的首选，在采用VHDL或verilogHDL等硬件描述语言设计数字滤波器时，由于程序的编写往往不能达到良好优化而使滤波器性能表现一般。而采用调试好的IPCore需要向Altera公司购买。笔者采用了一种基于DSPBuilder的FPGA设计方法，使FIR滤波器设计较为简单易行，并能满足设计要求
上传时间： 2016-04-15
上传用户：gut1234567
除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
上传时间： 2014-11-23
上传用户：皇族传媒
