除法器的设计本文所采用的除法原理是：对于八位无符号被除数A

本设计是一个八位被除数除以四位除数，得到不超过四位的商的整数除法器。被除数、除数、商和余数都是无符号整数。

32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码

提供《无符号类型的除法器,有VHDL语言描述了无符号的除法器,包括测试文件》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 5 K），包含相关硬件原理图参考、开发文档或源代码工程。

提供《用位运算的方法实现无符号整数的除法程序》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 2 K），包含相关硬件原理图参考、开发文档或源代码工程。

提供《介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 5 K），包含相关硬件原理图参考、开发文档或源代码工程。

六位无符号整数加减乘除计算器，包含源程序和原理图，对于初学者具有很好的帮助。