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VHDL/FPGA/Verilog
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本设计是一个八位被除数除以四位除数
本设计是一个八位被除数除以四位除数
VHDL/FPGA/Verilog
475 K
132 次下载
2017-02-03
资源详细信息
文件格式
RAR
文件大小
475 K
资源分类
VHDL/FPGA/Verilog
上传者
scorpioll
发布时间
2017-02-03 10:35
下载统计
132
次
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2 积分
本设计是一个八位被除数除以四位除数 - 资源详细说明
本设计是一个八位被除数除以四位除数,得到不超过四位的商的整数除法器。被除数、除数、商和余数都是无符号整数。
本设计是一个八位被除数除以四位除数 - 源码文件列表
本资源包含 100 个源码文件
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1
dividend4.tan.summary
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2
state_graph.vhd
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3
dividend4.qws
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4
load_n.vhd
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5
srg4.vhd
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6
altfp_div0.cmp
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7
dividend4.map.summary
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8
dividend4.tan.rpt
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9
dividend4.flow.rpt
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10
sub_5.vhd
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11
dividend4.vwf
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12
dividend4.pin
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13
dividend4.vhd
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14
altfp_div0.vhd
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15
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