LDPC(Low Density Parity Check)码是一类可以用非常稀疏的校验矩阵或二分图定义的线性分组纠错码,最初由Gallager发现,故亦称Gallager码.它和著名Turbo码相似,具有逼近香农限的性能,几乎适用于所有信道,因此成为近年来信道编码界研究的热点。 LDPC码的奇偶校验矩阵呈现稀疏性,其译码复杂度与码长成线性关系,克服了分组码在长码长时所面临的巨大译码计算复杂度问题,使长编码分组的应用成为可能。而且由于校验矩阵的稀疏特性,在长的编码分组时,相距很远的信息比特参与统一校验,这使得连续的突发差错对译码的影响不大,编码本身就具有抗突发差错的特性。 本文首先介绍了LDPC码的基本概念和基本原理,其次,具体介绍了LDPC码的构造和各种编码算法及其生成矩阵的产生方法,特别是准循环LDPC码的构造以及RU算法、贪婪算法,并在此基础上采用贪婪算法对RU算法进行了改进。 最后,选用Altera公司的Stratix系列FPGA器件EPls25F67217,实现了码长为504的基于RU算法的LDPC编码器。在设计过程中,为节省资源、提高速度,在向量存储时采用稀疏矩阵技术,在向量相加时采用通过奇校验直接判定结果的方法,在向量乘法中,采用了前向迭代方法,避开了复杂的矩阵求逆运算。结果表明,该编码器只占用约10%的逻辑单元,约5%的存储单元,时钟频率达到120MHz,数据吞吐率达到33Mb/s,功能上也满足编码器的要求。
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H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准,简称H.264。作为最新的国际视频编码标准,H.264/AVC与MPEG-4、H.263等视频编码标准相比,性能有了很大的提高,并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding,基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码,H.264/AVC支持两种编码模式:基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC,Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中,尽管CAVLC算法也是采用了VLC编码,但是同以往标准不同,它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率,但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上,确定了并行编码的CAVLC编码器结构框图,并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈,对CAVLC编码器中的各个功能模块进行了优化设计,这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后,用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述,用EDA软件对其主要功能模块进行了仿真,并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明,该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求,为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间: 2013-06-22
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在数字通信中,采用差错控制技术(纠错码)是提高信号传输可靠性的有效手段,并发挥着越来越重要的作用。纠错码主要有分组码和卷积码两种。在码率和编码器复杂程度相同的情况下,卷积码的性能优于分组码。 卷积码的译码方法主要有代数译码和概率译码。代数译码是基于码的代数结构;而概率译码不仅基于码的代数结构,还利用了信道的统计特性,能充分发挥卷积码的特点,使译码错误概率达到很小。 卷积码译码器的设计是由高性能的复杂译码器开始的,对于概率译码最初的序列译码,随着译码约束长度的增加,其译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化,对不太长的约束长度,维特比(Viterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时,Viterbi译码算法效率很高,速度很快,译码器也较简单。 目前,卷积码在数传系统,尤其是在卫星通信、移动通信等领域已被广泛应用。 本论文对卷积码编码和Viterbi译码的设计原理及其FPGA实现方案进行了研究。同时,将交织和解交织技术应用于编码和解码的过程中。 首先,简要介绍了卷积码的基础知识和维特比译码算法的基本原理,并对硬判决译码和软判决译码方法进行了比较。其次,讨论了交织和解交织技术及其在纠错码中的应用。然后,介绍了FPGA硬件资源和软件开发环境Quartus Ⅱ,包括数字系统的设计方法和设计规则。再有,对基于FPGA的维特比译码器各个模块和相应算法实现、优化进行了研究。最后,在Quartus Ⅱ平台上对硬判决译码和软判决译码以及有无交织等不同情况进行了仿真,并根据仿真结果分析了维特比译码器的性能。 分析结果表明,系统的误码率达到了设计要求,从而验证了译码器设计的可靠性,所设计基于FPGA的并行Viterbi译码器适用于高速数据传输的场合。
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H.264/AVC是由国际电信联合会的视频专家组和国际标准化组织的运动图像专家组组成的联合视频小组制定的下一代视频压缩标准。新标准采用了一些先进算法,因此具有优异的压缩性能和极好的网络亲和性,满足低码率情况下的高质量视频的传输。 H.264/AVC采用的先进算法包括多模式帧间预测、1/4像素精度预测、整数变换量化、去方块滤波和熵编码。本论文着重对整数变换与量化、去方块滤波做了研究。整数变换是一种只有加法和移位的运算,量化可以通过查表和乘法操作就可以完成,避免了反变换的时候失配问题,没有精度损失;去方块滤波是一种用来去除低码率情况下的每个宏块的块效应,提高了解码图像的外观。 本文主要从算法研究和硬件实现两方面着手,在算法研究方面设计了一个可视化测试软件,在硬件实现方面主要对整数变换、量化和去方块滤波做了研究和实现。视频压缩技术的关键在于视频压缩算法及其芯片的实现,FPGA可重复使用,设计修改灵活,片内资源丰富,具备DSP模块等优势。在本论文的目标实现部分模块FPGA的硬件设计,用Verilog完成了关键部分的设计。首先简要介绍了视频压缩基本原理,常用视频压缩标准及其特性以及国内外的研究动态,并对H.264标准基本档次所涉及的核心技术进行了详细介绍,两种分层结构分别讨论。其次在掌握了H.264.算法及编解码流程的基础上,设计了基于H.264编解码的可视化软件平台。然后详细介绍了整数变换、量化、反变换和反量化核心模块的设计和实现,并在Altera的软件和开发板上进行了仿真验证;对去方块滤波算法做了软件研究测试,并给出了一种改进的硬件整体结构设计。最后,对全文工作进行了总结和对未来研究工作做了展望。我在课题中所做的主要工作有: 1.查阅相关文献,熟悉H.264.标准及整数变换、量化和去方块滤波等算法。 2.用VC++完成了基于H.264编解码的可视化软件平台设计。 3.用Verilog完成了整数变换量化、反变换反量化模块FPGA设计与验证。 4.去方块滤波器的算法研究、仿真和硬件整体结构设计。
上传时间: 2013-04-24
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针对目前增量式光电编码器辨向计数电路脉冲或抖动干扰抑制能力差的问题,提出了一种基于有限状态机的编码器接口电路设计方案,并给出了硬件实
上传时间: 2013-05-21
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JPEG 2000是为适应不断发展的图像压缩应用而出现的新的静止图像压缩标准,小波变换是JEPG 2000核心算法之一。小波变换是一种可达到时(空)域或频率域局部化的时频域或空频域分析方法,其多尺度分解特性符合人类的视觉机制,更加适用于图像信息的处理。提升小波变换是一类不采用傅立叶变换做为主要分析工具的小波变换新方法,提升小波变换的提出大大简化了小波变换的计算,使其在实时信号处理领域得到广泛的应用。通过提升的方法很容易构造一般的整数小波变换,由于图像一般用位数较低的整数表示,整数小波变换可以将为整数序列的图像矩阵映射成整数小波系数矩阵,这就大大简化了小波变换的硬件电路设计。在当今数字化和信息化时代背景下,研究具有高速硬件处理功能的可变程逻辑器件在图像压缩算法领域的应用已经成为当今研究的热点。 本文旨在探讨和研制基于FPGA的小波变换模块的可能性和方法。本文采用Xilinx公司的Spartan-Ⅲ系列芯片,根据JPEG 2000推荐无损提升小波算法和有损提升小波算法,设计图像压缩系统的小波变换模块。主要工作如下: 第一部分介绍了传统小波分析理论和提升小波分析理论。包括连续小波时频局域性的特征,离散小波变换系数的意义,多分辨分析引出的构造小波基的系统方法和计算离散小波的快速算法等。重点放在介绍正交小波和双正交小波的构造方法,并介绍了数字图像在小波域的特点。讨论了提升小波变换的基本思想,讨论了用提升方法构造小波基以及传统小波变换的提升实现,讨论了整数小波变换。 第二部分介绍了FPGA结构及其设计流程。介绍了FPGA/CPLD器件的特征、发展趋势及FPGA/CPLD基本结构,然后重点介绍了本文用到的Xilinx公司Spartan-Ⅲ系列芯片的结构特点,以及Xilinx的FPGA开发软件ISE,最后介绍了硬件描述语言VHDL语言的特点。 最后一部分是本论文研究的主要内容,即JPEG 2000中最核心的算法-提升格式小波变换的一维变换模块设计和二维变换模块设计。一维提升小波变换模块采用两种不同的电路结构进行设计-低速低功耗的串行流水线结构和高速高功耗的并行阵列结构。同样,二维小波变换模块也采用了两种不同的电路结构进行设计-低速低功耗的折叠结构和高速高功耗的串行结构。 文章对提升小波变换的FPGA实现中的大量细节问题进行了讨论,给出了每种结构提升小波变换模块的电路原理图,并对原理图进行了仿真测试,仿真测试结果不仅表明了模块功能的正确性,而且表明不同小波模块可以满足相应领域的实际要求。
上传时间: 2013-06-08
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嵌入式c语言编码规范,摘自单片机与嵌入式系统,邵贝贝
上传时间: 2013-08-02
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现代雷达系统广泛采用脉冲压缩技术,用以解决作用距离与分辨能力之间的矛盾。脉冲压缩是指雷达通过发射宽脉冲,保证足够的最大作用距离,而接收时,采用相应的脉冲压缩法获得窄脉冲以提高距离分辨率的过程。同时,数字信号处理技术的迅猛发展和广泛应用,为雷达脉冲压缩处理的数字化实现提供了可能。 本文主要研究雷达多波形频域数字脉冲压缩系统的硬件系统实现。在匹配滤波理论的指导下,成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形频域数字脉冲压缩系统。该系统可处理时宽在42μs以内、带宽在5MHz以下的线性调频信号(LFM),非线性调频信号(NLFM)和Taylor四相码信号,且技术指标完全满足实用系统的设计要求。 本文完成的主要工作和创新之处有:(1)基于双通道模数转换器AD10242设计高精度数据采集电路,为整个脉压系统的工作提供必要的条件。完成了前端模拟信号输入电路的优化和差分输入时钟的产生,以实现高精度采样。 (2)根据协议和脉压系统的工作要求,以基于FPGAEP1K100QC208完成系统控制,使整个脉压系统正确稳定地工作。同时以该FPGA生成双口RAM,实现数据暂存,以匹配采样速率和脉压系统频率。 (3)设计基于4片高性能ADSP21160M的紧耦合并行处理系统,以完成多波形频域数字脉冲压缩的全部运算工作。4片DSP共享外部总线,且各DSP以链路口互连,进行数据通信。各DSP还使用一个链路口连接到接口板DSP,将脉压结果送出。 (4)以一片ADSP21160M和一片EP1K100QC208为核心,设计输出板电路,完成数据对齐、求模和数据向下一级的输出,并产生模拟输出。 (5)调试并改进处理板和输出板。
上传时间: 2013-06-11
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相对于JPEG中二维离散余弦变换(2DDCT)来说,在JPEG2000标准中,二维离散小波变换(2DDWT)是其图像压缩系统的核心变换。在很多需要进行实时处理图像的系统中,如数码相机、遥感遥测、卫星通信、多媒体通信、便携式摄像机、移动通信等系统,需要用芯片实现图像的编解码压缩过程。虽然有许多研究工作者对图像处理的小波变换进行了研究,但大都只偏重算法研究,对算法硬件实现时的复杂性考虑较少,对图像处理的小波变换硬件实现的研究也较少。 本文针对图像处理的小波变换算法及其硬件实现进行了研究。对文献[13]提出的“内嵌延拓提升小波变换”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法进行仔细分析,提出一种基于提升方式的5/3小波变换适合硬件实现的算法,在MATLAB中仿真验证了该算法,证明其是正确的。并设计了该算法的硬件结构,在MATLAT的Simulink中进行仿真,对该结构进行VHDL语言的寄存器传输级(RTL)描述与仿真,成功综合到Altera公司的FPGA器件中进行验证通过。本算法与传统的小波变换的边界处理方法比较:由于将其边界延拓过程内嵌于小波变换模块中,使该硬件结构无需额外的边界延拓过程,减少小波变换过程中对内存的读写量,从而达到减少内存使用量,降低功耗,提高硬件利用率和运算速度的特点。本算法与文献[13]提出的算法相比较:无需增加额外的硬件计算模块,又具有在硬件实现时不改变原来的提升小波算法的规则性结构的特点。这种小波变换硬件芯片的实现不仅适用于JPEG2000的5/3无损小波变换,当然也可用于其它各种实时图像压缩处理硬件系统。
上传时间: 2013-06-13
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本文对G.729语音编码算法的基本原理和实现系统开发方面进行了深入研究。针对G.729语音编码算法在实际应用中存在的一些问题,在大量分析和实验的基础上,提出了新的改进算法。G.729语音编码算法硬件实现方面,国内外现在主要以DSP为实现平台,这是由于DSP以其卓越的运算能力为数字语音信号处理领域的研究及开发提供了有力的工具。但G.729语音编码算法具有计算复杂和数据存储量大的固有缺陷,随着通信量的不断增加和服务的扩展,对G.729语音编码实时性的要求也越来越高。随着微电子制造工艺的发展,越来越多的语音编码平台采用DSP与FPGA或MCU相互结合的系统,通过进行软硬件协同设计提高编码效率。
上传时间: 2013-06-30
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