目前以IGBT为开关器件的串联谐振感应加热电源在大功率和高频下的研究是一个热点和难点，为弥补采用模拟电路搭建而成的控制系统的不足，对感应加热电源数字化控制研究是必然趋势。本文以串联谐振型感应加热电源为研究对象，采用T公司的TMS320F2812为控制芯片实现电源控制系统的数字化。首先分析了串联诺振型感应加热电源的负载特性和调功方式，确定了采用相控整流调功控制方式，接着分析了串联诺振逆变器在感性和容性状态下的工作过程确定了系统安全可靠的运行状态。本文设计了电源主电路参数并在Matlab/Simulink仿真环境下搭建了整个系统，仿真分析了串联谱振型感应加热电源的半压启动模式及锁相环频率跟踪能力和功率调节控制。针对感应加热电源的数字控制系统，在讨论了晶闸管相控触发和锁相环的工作原理及研究现状下详细地分析了本课题基于DSP晶闸管相控脉冲数字触发和数字锁相环（DPL）的实现，得出它们各自的优越性，同时分析了感应加热电源的功率控制策略，得出了采用数字PI积分分离的控制方法。本文采用T1公司的TMS320F2812作为系统的控制芯片，搭建了控制系统的DSP外围硬件电路，分析了系统的运行过程并编写了整个控制系统的程序。最后对控制系统进行了试验，验证了理论分析的正确性和控制方案的可行性。
上传时间： 2022-06-20
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本文首先对感应加热电源的发展现状及前景作了分析，并阐述了感应加热的基本原理。从适用于大功率应用场合的电流型并联负载谐振逆变器出发，对比了并联谐振逆变器各种调功方式的优缺点，提出采用高频Buck斩波器做为调节电源输出功率的手段。文中重点对并联谐振逆变器进行分析，对比其各工作状态，指出为保证逆变器可靠运行采用固定重叠角的控制策略，逆变器谱振负载工作在容性准谐振状态；采用基于DSP的数字锁相、频率自动跟踪控制策略，逆变器开关频率快速跟随负载固有频率的变化，谐振负载工作在所期望的弱容性准谐振状态。文中提出了一种精确计算输出功率的方法，提高了电源的输出控制精确度。本文详细阐述了并联型感应加热电源的设计过程，分析了主电路的设计方法以及关键器件的选型，控制系统采用T1公司的TMS320LF2407A DSP作为控制核心，设计了一种可靠的运行保护机制，并对电源的散热系统进行了仿真设计。在上述分析的基础上，本文成功研制出了一台功率为60kw的高性能的并联型中频感应加热电源。试验结果表明，该电源的电气性能达到了预期的指标要求，有利于提高感应加热热场的稳定性，有利于提高感应加热的谐振频率。
上传时间： 2022-06-21
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本文以感应加热电源为研究对象，阐述了感应加热电源的基本原理及其发展趋势。对感应加热电源常用的两种拓扑结构-电流型逆变器和电压型逆变器做了比较分析，并分析了感应加热电源的各种调功方式。在对比几种功率调节方式的基础上，得出在整流侧调功有利于高频感应加热电源频率和功率的提高的结论，选择了不控整流加软斩波器调功的感应加热电源作为研究对象，针对传统硬斩波调功式感应加热电源功率损耗大的缺点，采用软斩波调功方式，设计了一种零电流开关准诺振变换器ZCS-QRCs（Zero-current-switching-Quasi-resonant）倍频式串联 振高频感应加热电源。介绍了该软斩波调功器的组成结构及其工作原理，通过仿真和实验的方法研究了该软斩波器的性能，从而得出该软斩波器非常适合大功率高频感应加热电源应用场合的结论。同时设计了功率闭环控制系统和PI功率调节器，将感应加热电源的功率控制问题转化为Buck斩波器的电压控制问题。针对目前IGBT器件频率较低的实际情况，本文提出了一种新的逆变拓扑-通过IGBT的并联来实现倍频，从而在保证感应加热电源大功率的前提下提高了其工作频率，并在分析其工作原理的基础上进行了仿真，验证了理论分析的正确性，达到了预期的效果。另外，本文还设计了数字锁相环（DPLL），使逆变器始终保持在功率因数近似为1的状态下工作，实现电源的高效运行。最后，分析并设计了1GBT的缓冲吸收电路。本文第五章设计了一台150kHz，10KW的倍频式感应加热电源实验样机，其中斩波器频率为20kHz，逆变器工作频率为150kHz（每个IGBT工作频率为75kHz），控制孩心采用TI公司的TMS320F2812 DSP控制芯片，简化了系统结构。实验结果表明，该倍频式感应加热电源实现了斩波器和逆变器功率器件的软开关，有效的减小了开关损耗，并实现了数字化，提高了整机效率。文章给出了整机的结构设计，直流斩波部分控制框图，逆变控制框图，驱动电路的设计和保护电路的设计。同时，给出了关键电路的仿真和实验波形。
上传时间： 2022-06-22
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现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
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数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。
上传时间： 2013-11-15
上传用户：yjj631
数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。
上传时间： 2013-10-22
上传用户：emhx1990
简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、下载，得到实物。由于采用纯数字硬件设计制作，稳定性、可靠性远远高于使用单片机或模拟方式实现的系统，外围电路简单。该数字频率计达到预期要求，实现了可变量程测量，测量范围0.1Hz—9999MHz，精度可达0.1Hz。
上传时间： 2016-03-20
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电子锁的vhdl实现 （pld数字系统设计上）
上传时间： 2016-03-21
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各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体存储器,多谐振荡器,单稳态触发器,CMOS门电路及集成施密特触发器,集成数模转换器(DAC),逐次渐进型模数转换器(ADC)
上传时间： 2013-12-19
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一种基于锁相环的数字频率合成器的设计
上传时间： 2016-05-26
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