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基于FPGA的FIR数字滤波器算法实现

基于FPGA的FIR数字滤波器算法实现

标签： FPGA FIR 数字滤波器算法

上传时间： 2013-11-12

上传用户：xz85592677
宇闻着Verilog数字系统设计教程word版

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标签： Verilog word 数字系统设计教程

上传时间： 2013-10-10

上传用户：ruan2570406
宇闻着Verilog数字系统设计教程word版

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标签： Verilog word 数字系统设计教程

上传时间： 2013-10-22

上传用户：pei5
基于LPC2138的AES3数字音频接口设计

随着数字音频技术的不断发展，数字化音频设备已广泛应用于广播电视节目领域。鉴于专业数字音频设备越来越多地需求，以及专用接收发送设备的复杂性，本设计采用Philips公司的ARM7控制芯片LPC2138结合音响设备专用芯片，设计一个简单的AES/EBU（AES3）数字音频收发系统，实现了专业AES3数字音频的接收与发送。实验显示，在输入1 kHz，24 dBu时，本设计的总谐波失真小于0.005%，信噪比大于90 dBu。

标签： 2138 AES3 LPC 数字音频

上传时间： 2013-11-11

上传用户：ruan2570406
FPGA与ADC数字数据输出的接口

　　现场可编程门阵列（FPGA）与模数转换器（ADC）数字数据输出的接口是一项常见的工程设计挑战。此外，ADC使用多种多样的数字数据样式和标准，使这项挑战更加复杂。本资料将告诉您有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。

标签： FPGA ADC 数字接口

上传时间： 2013-10-09

上传用户：jackgao
FPGA数字电子系统设计与开发实例导航

FPGA 数字电子系统设计与开发实例导航经典FPGA实战应用

标签： FPGA 数字电子开发实例导航

上传时间： 2013-11-12

上传用户：chenbhdt
FPGA实现2FSK数字信号调制解调

基于FPGA的调制和解调的数字信号有多种,包括2ASK、2FSK、2PSK等,文中介绍了2FSK信号的调制与解调,以及该信号的功率谱。最后提供验证结果,证明仿真结果符合要求。

标签： FPGA 2FSK 数字信号调制解调

上传时间： 2013-10-29

上传用户：caozhizhi
基于FPGA的宽带数字接收机变带宽数字下变频器设计

基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽灵活配置。硬件调试结果验证了本设计的有效性。

标签： FPGA 宽带数字接收机带宽

上传时间： 2013-11-03

上传用户：23333
FPGA数字电子系统设计与开发实例导航(源程序)

FPGA数字电子系统设计与开发实例导航(源程序) 1每个项目都有说明文件，介绍使用方法。

标签： FPGA 数字电子开发实例导航

上传时间： 2013-10-31

上传用户：yuchunhai1990
Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

上传用户：maqianfeng