VerilogHDL_advanced_digital_design_code_Ch9 VerilogHDL高级数字设计源码Ch9
标签： VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch Ch9
上传时间： 2016-02-13
上传用户：thinode
VerilogHDL_advanced_digital_design_code_Ch10 VerilogHDL高级数字设计源码Ch10
标签： VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch 10
上传时间： 2016-02-13
上传用户：Divine
VerilogHDL_advanced_digital_design_code_Ch11 VerilogHDL高级数字设计源码Ch
标签： VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch 11
上传时间： 2016-02-13
上传用户：shizhanincc
VerilogHDL_advanced_digital_design_code_Clock_generator VerilogHDL高级数字设计源码Clock_generator
标签： VerilogHDL_advanced_digital_desig n_code_Clock_generator Clock_generator Verilog
上传时间： 2016-02-13
上传用户：yt1993410
本程序提供sunson lcd CA320240 的源码。可以显示数字、汉字、图案等。
上传时间： 2013-12-20
上传用户：kernaling
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3. 定时闹钟：实现整点报时，又扬声器发出报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 2. 秒表不能向秒进位，也就是最多只能记时100ms； 3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！
上传时间： 2014-01-02
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清华大学的数字信号处理（研究生用书）的源码，有40个信号处理的子程序，有详细的说明
上传时间： 2013-12-26
上传用户：koulian
MapX5.02紧缩表等地图数据维护源码。
上传时间： 2014-01-18
上传用户：hongmo
书名:数字通信原理_基于matlab仿真计算 书中很多 matlab 源码,适合在校学生熟悉了解matlab在数字通信中的应用
上传时间： 2013-12-19
上传用户：zyt
这是一个数字证书系统的源码,用openssl
上传时间： 2014-01-08
上传用户：xcy122677
