本文分析了目前软PLC 编辑器中功能块编程的不足，提出了使用面向对象的概念来设计功能块图的方法。通过研究软PLC 开发系统和编译系统的模型，详细讨论了PLC 梯形图中图元的设计方法，并基于此方
上传时间： 2013-06-21
上传用户：allen-zhao123
光伏并网逆变器是将太阳能电池所输出的直流电转换成符合公共电网要求的交流电并送入电网的设备。按照不同的标准光伏并网逆变器的拓扑结构分为很多种，本文介绍了一种工频隔离型光伏并网逆变器
上传时间： 2013-08-02
上传用户：baiom
随着FPGA(FieldProgrammableGateArray)器件的应用越来越广泛且重要，FPGA的测试技术也得到了广泛重视和研究。基于FPGA可编程的特性，应用独立的测试(工厂测试)需要设计数个测试编程和测试向量来完成FPGA的测试，确保芯片在任何用户可能的编程下都可靠工作。 本论文正是针对上述问题，以XilinxXC4000E系列FPGA为主要的研究对象，在详细研究FPGA内部结构的基础上，基于“分治法”的基本思路对FPGA的测试理论和方法做了探索性研究。 研究完成了对可编程逻辑模块(ConfigrableLogicBlock)及其子模块的测试。主要基于“分治法”对CLB及其子模块进位逻辑(CLM)、查找表(LUT)的RAM工作模式等进行了测试划分，分别实现了以“一维阵列”为基础的测试配置和测试向量，以较少了测试编程次数完成了所有CLB资源的测试。 研究完成了对互连资源(ConfigrableInterconnectResource)的测试。基于普通数据总线的测试方法，针对互连资源主要由线段和NMOS开关管组成的特点及其自身的故障模型，通过手工连线实现测试配置，仅通过4次编程就实现了对其完全测试。 在测试理论研究的基础上，我们开发了能对FPGA器件进行实际测试的测试平台。基于硬件仿真器的测试平台通过高速光纤连接工作站上的EDA仿真软件，把软件语言描述的测试波形通过硬件仿真器转化为真实测试激励，测试响应再读回到仿真软件进行观察，能够灵活、快速的完成FPGA器件的配置和测试。该平台在国内首次实现了软硬件协同在线测试FPGA。在该平台支持下，我们成功完成了对各军、民用型号FPGA的测试任务。 本研究成果为国内自主研发FPGA器件提供了有力保障，具有重大科研与实践价值，成功解决了国外公司在FPGA测试技术上的垄断问题，帮助国产FPGA器件实现完全国产化。
上传时间： 2013-05-17
上传用户：wangyi39
Reed-Solomon码(简称RS码)是一种具有很强纠正突发和随机错误能力的信道编码方式，在深空通信、移动通信、磁盘阵列以及数字视频广播(DVB)等系统中具有广泛的应用。 本文简要介绍了有限域基本运算的算法和常用的RS编码算法，分析了改进后的Euclid算法和改进后的BM算法，针对改进后的BM算法提出了一种流水线结构的译码器实现方案并改进了该算法的实现结构，在译码器复杂度和译码延时上作了折衷，降低了译码器的复杂度并提高了译码器的最高工作频率。在Xilinx公司的Virtex-Ⅱ系列FPGA上设计实现了RS(255,239)编译码器，证明了该方案的可行性。
上传时间： 2013-06-11
上传用户：奇奇奔奔
本课题首先研究了常规的RS译码器的算法，确定在关键方程的计算中采用一种新改进的BM算法，然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器，通过这些优化方法提高了RS译码器的速度，减少了译码延时和硬件资源使用，最后利用VHDL硬件描述语言在FPGA上实现了流水线处理的RS(255,223)译码器。 本课题实现的RS(255,223)硬件译码器的性能在国内具有领先水平，对我国以后航天项目高速数据传输系统的设计有着很大的意义。
上传时间： 2013-06-29
上传用户：gokk
本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。 首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法，对这些算法的硬件结构设计进行优化并利用FPGA实现，而后在QuartusⅡ平台上对各模块的实现进行仿真以及在Matlab平台上对结果进行验证。最后给出Viterbi译码模块应用在实际系统上的误码率测试性能结果。 测试结果表明，系统的误码率达到了工程标准的要求，从而验证了译码器设计的可靠性，同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合。
上传时间： 2013-07-30
上传用户：13913148949
数字电视近年来飞速发展，它最终取代模拟电视是一个必然趋势。可编程逻辑技术以及EDA技术的升温也带来了电子系统设计的巨大变革。本论文将迅速发展的FPGA技术应用于数字电视系统中，研究探讨了数字电视前端系统中的关键设备——传输流复用器的FPGA建模和实现，以及相关的关键技术。本论文首先介绍了数字电视的发展现状和前景，概述了数字电视前端系统的组成结构与关键技术，以及可编程逻辑技术的发展和优势。然后介绍了数字电视系统中的重要标准MPEG-2以及传输流复用器的原理和系统结构，并且从理论上阐述了复用器设计的关键技术：PSI重组和PCR调整。接着详细说明了如何运用创新思路，采用独特的硬件架构在一片FPGA上实现整个复用器的软件和硬件系统的方案，并且举例说明了复用器硬件逻辑设计中所运用的几个FPGA设计技巧。最后对本文进行总结，并提出了数字电视系统中复用器设备未来发展的设想。本文中介绍的基于SOPC的硬件复用器设计方案，将系统的软件和硬件集成在一款Altera公司新推出的低成本高密度cyclone系列FPGA上，并且将FPGA设计技巧运用于复用器的硬件逻辑设计中。整个设计方案不但简化了系统设计，而且实现了稳定，高速，低成本，可扩展性强的复用器系统。
上传时间： 2013-06-02
上传用户：gtzj
本论文将在对MPEG-4解码中的几种关键技术的充分理解和算法分析的基础之上，结合FPGA的灵活性，采用VHDL语言对几种关键技术在应用层面上进行结构设计并仿真验证。 本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计。在这种解码器中，我们采用了基于PLA的并行 解码算法，这种算法能够实现每个时钟解码一个码字。同时，为了提高解码的效率，降低操作的延迟，我们在设计中还引入了流水线操作方式、码表分割等技术，这些技术有利于并行操作的实现。 本论文的设计充分利用IDCT算法对称性，用高度的并行结构来加速处理，采用一维IDCT单元复用的方式来实现二维IDCT运算，并提出一种基于加法操作的结构来取代乘法操作，实现了一种高效二维逆DCT变换处理器。
上传时间： 2013-06-02
上传用户：MATAIYES
频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。目前，常用的频率合成技术有直接式频率合成，锁相频率合成和直接数字频率合成(DDS)。本次设计是利用FPGA完成一个DDS系统并利用该系统实现模拟信号的数字化调频。 DDS是把一系列数字量形式的信号通过D/A转换形成模拟量形式的信号的合成技术。主要是利用高速存储器作查寻表，然后通过高速D/A转换器产生已经用数字形式存入的正弦波(或其他任意波形)。一个典型的DDS系统应包括：相位累加器，可在时钟的控制下完成相位的累加；相位码—幅度码转换电路，一般由ROM实现；DA转换电路，将数字形式的幅度码转换成模拟信号。DDS系统可以很方便地获得频率分辨率很精细且相位连续的信号，也可以通过改变相位字改变信号的相位，因此也广泛用于数字调频和调相。本次数字化调频的基本思想是利用AD转换电路将模拟信号转换成数字信号，同时用该数字信号与一个固定的频率字累加，形成一个受模拟信号幅度控制的频率字，从而获得一个频率受模拟信号的幅度控制的正弦波，即实现了调频。该DDS数字化调频方案的硬件系统是以FPGA为核心实现的。使用Altera公司的ACEX1K系列FPGA，整个系统由VHDL语言编程，开发软件为MAX+PLUSⅡ。经过实际测试，该系统在频率较低时与理论值完全符合，但在高频时，受器件速度的限制，波形有较大的失真。
上传时间： 2013-06-14
上传用户：ljt101007
随着移动终端、多媒体、Internet网络、通信，图像扫描技术的发展，以及人们对图象分辨率，质量要求的不断提高，用软件压缩难以达到实时性要求，而且会带来因传输大量原始图象数据带来的带宽要求，因此采用硬件实现图象压缩已成为一种必然趋势。而熵编码单元作为图像变换，量化后的处理环节，是图像压缩中必不可少的部分。研究熵编解码器的硬件实现，具有广阔的应用背景。本文以星载视频图像压缩的硬件实现项目为背景，对熵编码器和解码器的硬件实现进行探讨，给出了并行熵编码和解码器的实现方案。熵编解码器中的难点是huffman编解码器的实现。在设计并行huffman编码方案时通过改善Huffman编码器中变长码流向定长码流转换时的控制逻辑,避免了因数据处理不及时造成数据丢失的可能性，从而保证了编码的正确性。而在实现并行的huffman解码器时，解码算法充分利用了规则化码书带来的码字的单调性，及在特定长度码字集内码字变化的连续性，将并行解码由模式匹配转换为算术运算，提高了存储器的利用率、系统的解码效率和速度。在实现并行huffman编码的基础上，结合针对DC子带的预测编码，针对直流子带的游程编码，能够对图像压缩系统中经过DWT变换，量化，扫描后的数据进行正确的编码。同时，在并行huffman解码基础上的熵解码器也可以解码出正确的数据提供给解码系统的后续反量化模块，进一步处理。在本文介绍的设计方案中，按照自顶向下的设计方法，对星载图像压缩系统中的熵编解码器进行分析，进而进行逻辑功能分割及模块划分，然后分别实现各子模块，并最终完成整个系统。在设计过程中，用高级硬件描述语言verilogHDL进行RTL级描述。利用了Altera公司的QuartusII开发平台进行设计输入、编译、仿真，同时还采用modelsim仿真工具和symplicity的综合工具，验证了设计的正确性。通过系统波形仿真和下板验证熵编码器最高频率可以达到127M，在62.5M的情况下工作正常。而熵解码器也可正常工作在62.5M，吞吐量可达到2500Mbps，也能满足性能要求。仿真验证的结果表明：设计能够满足性能要求，并具有一定的使用价值。
上传时间： 2013-05-19
上传用户：吴之波123
