基于FPGA的PCI总线接口的设计方案\r\n~！
上传时间： 2013-09-01
上传用户：heart520beat
CPLD与8051的总线接口的VHDL设计源码,包括原理图,VHDL语言的源程序,仿真波形,设计的详细说明
上传时间： 2013-09-01
上传用户：bpgfl
基于计算机总线方式的，利用CPLD进行加密，具参考价值
上传时间： 2013-09-01
上传用户：dgann
基于FPGA的can 总线设计，采用verilog语言编写。在FPGA的开发环境下，新建一个工程，然后将本文件中的各个源代码添加进工程里，即可运行仿真。
上传时间： 2013-09-03
上传用户：498732662
基于FPGA的I2C总线模拟，采用verilog HDL语言编写。
上传时间： 2013-09-03
上传用户：rologne
CPLD与51单片机总线接
上传时间： 2013-09-03
上传用户：ewtrwrtwe
CPLD的VerilogHDL总线代码,在EPM7128SLC84-10+Quartus4平台上运行通过.
标签： VerilogHDL Quartus CPLD 7128
上传时间： 2013-09-03
上传用户：gaojiao1999
利用FPGA 编程实现I2C总线，对学习很有帮助
上传时间： 2013-09-06
上传用户：894898248
基于探索仿真三态门总线传输电路的目的，采用Multisim10仿真软件对总线连接的三态门分时轮流工作时的波形进行了仿真实验测试，给出了仿真实验方案，即用Multisim仿真软件构成环形计数器产生各个三态门的控制信号、用脉冲信号源产生各个三态门不同输入数据信号，用Multisim仿真软件中的逻辑分析仪多踪同步显示各个三态门的控制信号、数据输入信号及总线输出信号波形，结论是仿真实验可直观形象地描述三态门总线传输电路的工作特性，所述方法的创新点是解决了三态门的工作波形无法用电子实验仪器进行分析验证的问题。
上传时间： 2013-12-14
上传用户：jackandlee
看到不少网友对COOLMOS感兴趣，把自己收集整理的资料、个人理解发出来，与大家共享。个人理解不一定完全正确，仅供参考。COOLMOS（super junction）原理，与普通VDMOS的差异如下： 对于常规VDMOS器件结构，大家都知道Rdson与BV这一对矛盾关系，要想提高BV，都是从减小EPI参杂浓度着手，但是外延层又是正向电流流通的通道，EPI参杂浓度减小了，电阻必然变大，Rdson就大了。所以对于普通VDMOS，两者矛盾不可调和。8 X( ?1 B4 i* q: i但是对于COOLMOS，这个矛盾就不那么明显了。通过设置一个深入EPI的的P区，大大提高了BV，同时对Rdson上不产生影响。为什么有了这个深入衬底的P区，就能大大提高耐压呢？
标签： COOLMOS
上传时间： 2014-12-23
上传用户：标点符号
