当今电子技术的发展日新月异，尤其是深亚微米工艺在IC设计中的应用，使得芯片的集成规模愈来愈大，速度愈来愈高，从而使得如何处理高速信号问题成为设计的关键因素之一。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印刷电路板(PCB)的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计线迹互连和板层的影响可以不考虑;当频率超过50MHz时，互连关系和板层特性的影响不容忽视，必须对传输线效应加以考虑，在评定系统性能时也必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(SI)问题。本文主要对互连延迟所引起的时序问题进行探讨。
上传时间： 2013-12-18
上传用户：如果你也听说
为了满足对随机数性能有一定要求的系统能够实时检测随机数性能的需求，提出了一种基于FPGA的随机数性能检测设计方案。根据NIST的测试标准，采用基于统计的方法，在FPGA内部实现了对随机序列的频率测试、游程测试、最大游程测试、离散傅里叶变换测试和二元矩阵秩测试。与现在常用的随机数性能测试软件相比，该设计方案，能灵活嵌入到需要使用随机数的系统中，实现对随机性能的实时检测。实际应用表明，该设计具有使用灵活、测试准确、实时输出结果的特点，达到了设计要求。
上传时间： 2013-11-13
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电子发烧友网核心提示：Altera公司昨日宣布，在业界率先在28 nm FPGA器件上成功测试了复数高性能浮点数字信号处理（DSP）设计。独立技术分析公司Berkeley设计技术有限公司（BDTI）验证了能够在 Altera Stratix V和Arria V 28 nm FPGA开发套件上简单方便的高效实现Altera浮点DSP设计流程，同时验证了要求较高的浮点DSP应用的性能。本文是BDTI完整的FPGA浮点DSP分析报告。 Altera的浮点DSP设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL设计更迅速的实现并验证复数浮点算法。这一设计流程非常适合设计人员在应用中采用高性能 DSP，这些应用包括，雷达、无线基站、工业自动化、仪表和医疗图像等。
上传时间： 2014-12-28
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
上传用户：青春给了作业95
随着行业的发展变化，人们对更高带宽和更高系统级性能的需求似乎无止境，同时整个行业面临着更严苛的功耗降低要求。与此同时，竞争压力要求客户必须在不影响产品创新和差异化的情况下不断提高生产率。
上传时间： 2014-12-28
上传用户：xitai
Virtex™-5 器件包括基于第二代高级硅片组合模块 (ASMBL™) 列架构的多平台 FPGA 系列。集成了为获得最佳性能、更高集成度和更低功耗设计的若干新型架构元件，Virtex-5 器件达到了比以往更高的系统性能水平。
上传时间： 2013-10-29
上传用户：long14578
目前通信领域正处于急速发展阶段，由于新的需 求层出不穷，促使新的业务不断产生，因而导致频率资源越来越紧张。在有限的带宽里要传输大量的多媒体数据，提高频谱利用率成为当前至关重要的课题，否则将 很难容纳如此众多的业务。正交幅度调制(QAM)由于具有很高的频谱利用率被DVB-C等标准选做主要的调制技术。与多进制PSK(MPSK)调制不 同，OAM调制采取幅度与相位相结合的方式，因而可以更充分地利用信号平面，从而在具有高频谱利用效率的同时可以获得比MPSK更低的误码率。 但仔细分析可以发现QAM调制仍存在着频繁的相位跳变，相位跳变会产生较大的谐波分量，因此如果能够在保证QAM调制所需的相位区分度的前提下，尽量减少 或消除这种相位跳变，就可以大大抑制谐波分量，从而进一步提高频谱利用率，同时又不影响QAM的解调性能。文献中提出了针对QPSK调制的相位连续化方 法，本文借鉴该方法，提出连续相位QAM调制技术，并针对QAM调制的特点在电路设计时作了改进。
上传时间： 2013-10-31
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今年年底北斗卫星导航系统已基本完成地球静止轨道卫星和倾斜地球同步轨道卫星的建设工作。目前，在中国及周边地区北斗导航系统已经可以单独提供定位服务。本文对GPS/北斗组合系统以及GPS北斗单独系统在上海的定位性能进行了评估，分析了在不同模式下的可视卫星数量、几何精度因子、定位的稳定性和准确性。结果表明组合定位进一步提高了单独系统模式下的定位性能，北斗系统目前在水平方向上的定位精度已经达到10米级。
上传时间： 2013-10-20
上传用户：rishian
基于IEEE802.11协议中PCF/DCF技术，在无线局域网（WLAN）中，介绍了GPF的系统结构和数据帧格式等。分别对基于IEEE802.11b媒体接入控制（MAC）协议、基于IEEE802.11e媒体接入控制（MAC）协议以及基于业务划分Qos的GPF仿真的时间参数和接入原则等进行了说明。在PWLAN的3种测试环境下，对802.11b、802.11e、GPF协议的整体性能进行了仿真，并对其结果进行了分析。
上传时间： 2013-11-15
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为了使更多的计算机网络工作者了解和接受IPv6， 本文以两种不同的网络协议FTP协议和HTTP协议为例，以实验的方式研究了它们分别在IPv6和IPv4环境下对不同大小的文件进行网络传输的性能差异。通过对实验过程中采集的传输速率的计算和对比研究，发现IPv6在FTP协议和HTTP协议上文件传输速率比IPv4快，得出了整体而言IPv6的传输性能优于IPv4的结论。
上传时间： 2013-11-12
上传用户：liujinzhao
