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FPGA程序的top.v文件,主要实现DDS信号发生器功能,通过定时器,可简单实现输出幅值无极跳变...

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test1.txt 第一列为时间t,0.001s为步长;第二列为系统的输入信号;第三列为系统的输出信号。 signal_analyzer.m首先将test1.txt 的数据读入workspace,然...

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verilog编程开发的cordic例程,计算SIN,COS功能与计算幅值角度功能可设定,运算宽度可设定,并有完善的TESTBENCH。...

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