ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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信息技术的不断发展,对信息的安全提出了更高的要求.在应用公钥密码体制的时候,对密钥长度要求越来越大,处理的速度要求越来越快.而基于椭圆曲线离散对数问题的椭圆曲线密码体制,因其每比特最大的安全性,受到了越来越广泛的注意.椭圆曲线密码体制(ECC:Elliptic Curve Cryptosystem)的快速实现也成为一个关注的方面.该文按照确定有限域、选取曲线参数、划分结构模块、优化模块算法、实现模块设计,验证模块功能的顺序进行书写.为了硬件实现上的方便,设计选择了含有Ⅱ型优化正规基的伽略域GF(2191),并在该域上构造了随机的椭圆曲线.根据层次化、结构化的设计思路,将椭圆曲线上的标量乘法运算划分成两个运算层次:椭圆曲线上的运算和有限域上的运算.模块划分之后,利用自底向上的设计思路,主要针对有限域上的乘法运算进行了重要的改进,并对加法群中的标量乘运算的算法进行了分析、证明,以达到面积优化和快速执行的效果.具体设计中,采用硬件描述语言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平台上进行电路设计.完成了各个模块的设计输入和仿真.设计选用了Altera公司的APEX Ⅱ系列器件,利用第一方软件Quartus Ⅱ 2.2进行综合、布局、布线和时序仿真.文中给出了椭圆曲线上的点加、倍点和标量乘法模块的具体设计结构框图.并且根据椭圆曲线的标量乘特点,提出了合适的验证方案.该设计完成了椭圆曲线上的标量乘法运算.设计主要针对资源受限的应用环境:改进了有限域上的乘法运算、使用了没有预处理的标量乘算法.改进后的椭圆曲线标量乘法需要2,741,998个逻辑单元,在100MHz的时钟约束下,运行一次标量乘法运算需要567.69us.该次设计的结果可以直接用来构造椭圆曲线上的签名、验证、密钥交换等算法.
上传时间： 2013-05-24
上传用户：zhuo0008
随着混沌理论应用于产生伪随机序列的发展，用现场可编程逻辑门阵列实现了基于TD—ERCS混沌的伪随机序列发生器．为了便于硬件实现并减少硬件占用资源．对原算法(即基于TD—ERCS构造伪随机序列发生器的算法)进行了适当改进，密钥空间缩减到2⋯．设计采用双精度浮点运算，选用Cyclone系列的EPIC20F400芯片。完成了CPRSG的系统仿真实验．系统的硬件电路占用17716个逻辑单元，占芯片资源88％，工作频率50 MHz，EPRS产生速率10 Mbps．
上传时间： 2013-10-28
上传用户：crazyer
为了推进Rijndael数据加密工程中密钥扩展工作，文中用GF（28）域知识和C#知识，设计了具体实现密钥扩展的代码，是实现密钥扩展的新方法，并经过上机实验证明可行，还具有稳定可靠、高效率和高速度的特点。
上传时间： 2013-11-25
上传用户：450976175
随着混沌理论应用于产生伪随机序列的发展，用现场可编程逻辑门阵列实现了基于TD—ERCS混沌的伪随机序列发生器．为了便于硬件实现并减少硬件占用资源．对原算法(即基于TD—ERCS构造伪随机序列发生器的算法)进行了适当改进，密钥空间缩减到2⋯．设计采用双精度浮点运算，选用Cyclone系列的EPIC20F400芯片。完成了CPRSG的系统仿真实验．系统的硬件电路占用17716个逻辑单元，占芯片资源88％，工作频率50 MHz，EPRS产生速率10 Mbps．
上传时间： 2013-11-21
上传用户：许小华
一个RSA算法的完整实现，有超长密钥
上传时间： 2015-01-16
上传用户：Amygdala
根据设计要求：1）具有文件加密和解密功能；2）具有加解密速度统计功能；3）采用密文反馈链接和密文挪用短块处理技术。我们可以知道，程序要有加密模块、解密模块、子密钥生成模块，这三个模块构成DES算法。DES算法再构成3DES，这很简单，只要加个密钥便可实现。3DES还必须工作在密文反馈连接模式下和使用密文短块挪用技术。至于速度统计功能就很好实现，用文件长度除以处理时间便是加解密速度。
上传时间： 2013-12-07
上传用户：ynsnjs
RC5－CTS模式加密解密算法C++程序实现。 解压之后运行main.dsw.在VC++下面打开，执行之后根据显示首先输入密钥（随便输入不超过16字节的字符串），之后提示输入需要加密的plaintext文件,输入plaintext1.txt，这个文件在压缩包里已经存在，(注意一定要写清楚文件类型名，是个文本文件)，然后根据提示输入加密文件名，可随便输入一个文件名，但是别忘记了类型名.txt，如ciphertext1.txt。因为不输入类型名将来无法打开。之后输入解密之后的文件名，可输入decrypted.txt 结束。 之后打开生成的ciphertext1.txt和decrypted.txt，还有原来的明文文件plaintext1.txt,可以看出decrypted.txt和plaintext1.txt内容一致。ciphertext1.txt由plaintext1.txt加密得到，而decrypted.txt由ciphertext1.txt解密得到
上传时间： 2013-12-20
上传用户：小鹏
本程序实现kaiser密码加密 1.本程序将所有可能出现的英文和符号定义在ASCII表中的“032--126”中的95个常用字符 3.在实现2的基础上，实现控制台对英文文本文件（注意明文和密文都以文件形式存在）的加解密 形式：cipher 源文件名 目的文件名 密钥 E/D（标示加解密）说明：对于加密来说，源文件名就是明文，对于解密来说，源文件名就是密文 ***/
上传时间： 2013-12-31
上传用户：colinal
1.本程序将所有可能出现的英文和符号定义在ASCII表中的“000--255”中的256个常用字符 2.在实现2的基础上，实现控制台对英文文本文件（注意明文和密文都以文件形式存在）的加解密 形式：cipher 源文件名 目的文件名 密钥 E/D（标示加解密）说明：对于加密来说，源文件名就是明文，对于解密来说，源文件名就是密文
上传时间： 2015-07-09
上传用户：leixinzhuo
