目前，织机向着高速化、智能化方向发展，无梭织机也越来越占主导地位，开发中高档织机控制系统是当前纺织机械领域的重要课题。织机的电子送经和卷取控制系统是中高档织机控制的关键技术之一，同时它也是无梭织机优越于有梭织机的重要特征之一，因此研究送经和卷取控制系统具有重要意义。 本文研究的内容是织机的送经和卷取控制系统，主要目的是保证织机在织造过程中纱线张力的动态稳定。主要工作如下： （1）在分析送经卷取系统原理和功能的基础上，提出了一种用较低成本完成所需控制功能的解决方案——以ARM嵌入式处理器S3C44B0为中心构建硬件平台，以嵌入式操作系统uClinux为基础构建软件平台。 （2）利用嵌入式处理器S3C44B0丰富的硬件资源，对电子送经卷取控制系统进行硬件设计：包括以S3C44B0为核心的最小系统电路的设计、与上位机通讯接口电路的设计、经纱张力检测与采样电路的设计、伺服电机驱动接口电路的设计和编码器接口电路的设计等． （3）利用嵌入式操作系统uClinux高实时、多任务等优点，对电子送经卷取控制系统进行软件设计： ●在分析uClinux系统的特点和功能的基础上，完成了在硬件电路板上的移植； ●在分析系统引导程序功能的基础上，完成了Boot Loader的设计； ●完成了系统设备驱动程序的设计：包括串口驱动程序设计、A/D驱动程序的设计和IIC驱动程序的设计等； ●在对织机工艺了解的基础上，以模块化的思想完成了系统应用程序的设计：包括张力传感器数据采集模块、控制算法模块和通讯模块等； （4）详细介绍了整个控制系统的调试过程。 本文设计的系统能使控制的经纱张力恒定，反应快速，控制精度高，很好地解决了开车痕等问题，能满足中高档织机的要求，具有实际应用价值。
上传时间： 2013-04-24
上传用户：athjac
在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
上传时间： 2013-07-06
上传用户：LouieWu
现场可编程门阵列(FPGA)是一种可实现多层次逻辑器件。基于SRAM的FPGA结构由逻辑单元阵列来实现所需要的逻辑函数。FPGA中，互连线资源是预先定制的，这些资源是由各种长度的可分割金属线，缓冲器和．MOS管实现的，所以相对于ASIC中互连线所占用的面积更大。为了节省芯片面积，一般都采用单个MOS晶体管来连接逻辑资源。MOS晶体管的导通电阻可以达到千欧量级，可分割金属线段的电阻相对于MOS管来说是可以忽略的，然而它和地之间的电容达到了0.1pf[1]。为了评估FPGA的性能，用HSPICE仿真模型虽可以获得非常精确的结果，但是基于此模型需要花费太多的时间。这在基于时序驱动的工艺映射和布局布线以及静态时序分析中都是不可行的。于是，非常迫切地需要一种快速而精确的模型。 FPGA中连接盒、开关盒都是由MOS管组成的。FPGA中的时延很大部分取决于互连，而MOS传输晶体管在互连中又占了很大的比重。所以对于MOS管的建模对FPGA时延估算有很大的影响意义。对于MOS管，Muhammad[15]采用导通电阻来代替MOS管，然后用。Elmore[3]时延和Rubinstein[4]时延模型估算互连时延。Elmore时延用电路的一阶矩来近似信号到达最大值50％时的时延，而Rubinstein也是通过计算电路的一阶矩估算时延的上下边界来估算电路的时延，然而他们都是用来计算RC互连时延。传输管是非线性器件，所以没有一个固定的电阻，这就造成了Elmore时延和Rubinstein时延模型的过于近似的估算，对整体评估FPGA的性能带来负面因素。 本论文提出快速而精确的现场可编程门阵列FPGA中的互连资源MOS传输管时延模型。首先从阶跃信号推导出适合50％时延的等效电阻模型，然后在斜坡输入的时候，给出斜坡输入时的时延模型，并且给出等效电容的计算方法。结果验证了我们精确的时延模型在时间上的开销少的性能。 在岛型FPGA中，单个传输管能够被用来作为互连线和互连线之间的连接，或者互连线和管脚之间的连接，如VPR把互连线和管脚作为布线资源，管脚只能单独作为输入或者输出管脚，以致于它们不是一个线网的起点就是线网的终点。而这恰恰忽略了管脚实际在物理上可以作为互连线来使用的情况(VPR认为dogleg现象本身对性能提高不多)。本论文通过对dogleg现象进行了探索，并验证了在使用SUBSET开关盒的情况下，dogleg能提高FPGA的布通率。
上传时间： 2013-07-24
上传用户：yezhihao
·目 录文摘英文文摘独创性声明及学位论文版权使用授权书第一章绪论1.1交流电机调速技术的发展状况1.2现代交流调速系统的类型1.2.1同步电动机调速系统的基本类型1.2.2异步电动机调速系统的基本类型1.3现代交流调速系统的发展趋势和动向1.3.1控制理念与控制技术方面的研究与开发1.3.2变频器主电路拓扑结构研究与开发1.3.3 PWM模式改进与优化研究1.3.4中压变频装置的研究与开发1.4本文
上传时间： 2013-07-05
上传用户：123啊
用UC3842做的开关电源的典型电路见图1。过载和短路保护，一般是通过在开关管的源极串一个电阻（R4），把电流信号送到3842的第3脚来实现保护。当电源过载时，3842保护动作，使占空比减小，输出电压降低，3842的供电电压Vaux也跟着降低，当低到3842不能工作时，整个电路关闭，然后靠R1、R2开始下一次启动过程。这被称为“打嗝”式（hiccup）保护。
上传时间： 2013-04-24
上传用户：564708051@qq.com
HyperSnap-DX 是个屏幕抓图工具，它不仅能抓住标准桌面程序还能抓取 DirectX, 3Dfx Glide 游戏和视频或 DVD 屏幕图。本程序能以 20 多种图形格式（包括：BMP, GIF, JPEG, TIFF, PCX 等）保存并阅读图片。可以用热键或自动记时器从屏幕上抓图。功能还包括：在所抓的图像中显示鼠标轨迹，收集工具，有调色板功能并能设置分辨率，还能选择从 TWAIN 装置中（扫描仪和数码相机）抓图。
上传时间： 2013-04-24
上传用户：坏天使kk
本设计通过采用分割电容阵列对DAC进行优化，在减小了D/A转换开关消耗的能量、提高速度的基础上，实现了一款采样速度为1 MS/s的10-bit单端逐次逼近型模数转换器。使用cadence spectre 工具进行仿真，仿真结果表明，设计的D/A转换器和比较器等电路满足10-bit A/D 转换的要求，逐次逼近A/D转换器可以正常工作。
上传时间： 2013-11-21
上传用户：chukeey
。。
上传时间： 2013-11-15
上传用户：xinyuzhiqiwuwu
NCV8503是一款高精度微功耗电源稳压器。输出电流可达400mA。该器件提供多个级别的输出电压供客户选择：2.5V、3.3V、5.0V，及可调输出版本。在负载为400mA时，最大压降仅为0.6V，电压输出精度在±2.0%以内。当ENABLE=0V时，静态电流低于1uA；如果ENABLE=5V，负载为100uA静态电流仅为200uA。非常适合电池供电设备。支持RESET输出（带DELAY功能），可用于微处理器逻辑控制。当输出电压达到1.0V时，RESET电路即可正常工作。当电源上电及电压跌落于门槛电压时，RESET电路输出复位信号。
上传时间： 2013-11-22
上传用户：xieguodong1234
电流速断保护按被保护设备的短路电流整定，当短路电流超过整定值时，侧保护装置动作，断路器跳闸，电流速断保护一般没有时限，不能保护线路全长(为避免失去选择性)，即存在保护的死区.为克服此缺陷，常采用略带时限的电流速断保护以保护线路全长.时限速断的保护范围不仅包括线路全长，而深入到相邻线路的无时限保护的一部分，其动作时限比相邻线路的无时限保护大一个级差.
上传时间： 2013-10-27
上传用户：283155731
