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本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。
本项目完成的是基于中国“数字电视地面广播传输系统帧结构、信道编码和调制”国家标准的发射端系统FPGA设计与实现。在本设计中，系统采用了Stratix系列的EP1S80F1020C5 FPGA为基础构建的主硬件处理平台。对于发射端系统，数据处...
本项目完成的是基于中国“数字电视地面广播传输系统帧结构、信道编码和调制”国家标准的发射端系统FPGA设计与实现。在本设计中，系统采用了Stratix系列的EP1S80F1020C5 FPGA为基础构建的主硬件处理平台。对于发射端系统，数据处...
·摘要： 实时性是DSP处理系统常见的要求,本文论述了采用CPLD(ComplexProgrammable Logic Device)以流水栈方式提高DSP系统端口数据传输速度的优越性和基本实现方法,并给出了部分代码和设置参数....
这是一个打字计时练习的程序,在缓冲区中预放了一些字母,运行时,可按照屏幕上 显示的字母输入练习,每输入完一行按回车键后,可显示出练习输入的时间.
这是一个打字计时练习的程序,在缓冲区中预放了一些字母,运行时,可按照屏幕上 显示的字母输入练习,每输入完一行按回车键后,可显示出练习输入的时间.
这是一个打字计时练习的程序,在缓冲区中预放了一些字母,运行时,可按照屏幕上 显示的字母输入练习,每输入完一行按回车键后,可显示出练习输入的时间.