随着图像处理技术的不断发展,图像处理技术在国民经济和社会生活的各个方面都得到了广泛的运用。与此同时,人们对图像处理的要求也越来越高。传统的数字图像处理器件主要有专用集成芯片(Application Specific Integrated Circuit)和数字信号处理器(Digital Signal Process)。进入20世纪以来,伴随着半导体技术的发展,现场可编程门阵列FPGA以其应用灵活、集成度高、功能强大、设计周期短、开发成本低的特点,越来越多地被应用在图像处理领域。大量实践证明,FPGA的并行处理能力与流水线作业能显著地提高图像处理的速度,因此基于FPGA的图像处理系统有着广阔的发展前景。 本文研究的是一个在嵌入式视频监控系统下的图像预处理子系统。首先实现了一个通用可重复配置的图像处理算法研究硬件平台,完成图像的采集、接收、处理、存储、输出等功能。由于FPGA本身具有完全的可重复配置性,所以该架构的硬件平台可以很方便的升级和重复配置。其次在该平台上,本文使用Verilog HDL硬件语言在FPGA芯片上实现了多种图像预处理算法。在实现过程中,为了充分发挥FPGA在并行处理方面的强大功能,本文对算法做了一定的改进,使其尽量能使用并行处理的方式来完成。实验结果表明,本图像预处理系统能在毫秒级高速地完成多种图像算法,完全能够满足视频监控系统50帧/秒的输出要求。 最后根据视频监控系统在实际运用中出现的噪声类型多样化的情况,我们设计了一种基于反馈理论的图像处理效果控制模块。该模块能通过对处理后图像峰值信噪比(PSNR)的分析,控制FPGA对下一幅图像的噪声采用更有针对性的图像处理方法。
上传时间: 2013-05-20
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任意波形发生器已成为现代测试领域应用最为广泛的通用仪器之一,代表了信号源的发展方向。直接数字频率合成(DDS)是二十世纪七十年代初提出的一种全数字的频率合成技术,其查表合成波形的方法可以满足产生任意波形的要求。由于现场可编程门阵列(FPGA)具有高集成度、高速度、可实现大容量存储器功能的特性,能有效地实现DDS技术,极大的提高函数发生器的性能,降低生产成本。 本文首先介绍了函数波形发生器的研究背景和DDS的理论。然后详尽地叙述了用FPGA完成DDS模块的设计过程,接着分析了整个设计中应处理的问题,根据设计原理就功能上进行了划分,将整个仪器功能划分为控制模块、外围硬件、FPGA器件三个部分来实现。最后就这三个部分分别详细地进行了阐述。 在实现过程中,本设计选用了Altera公司的EP2C35F672C6芯片作为产生波形数据的主芯片,充分利用了该芯片的超大集成性和快速性。在控制芯片上选用了三星公司的上S3C2440作为控制芯片。本设计中,FPGA芯片的设计和与控制芯片的接口设计是一个难点,本文利用Altera的设计工具QuartusⅡ并结合Verilog—HDL语言,采用硬件编程的方法很好地解决了这一问题。论文最后给出了系统的测量结果,并对误差进行了一定分析,结果表明,可输出步进为0.01Hz,频率范围0.01Hz~20MHz的正弦波、三角波、锯齿波、方波,或0.01Hz~20KHz的任意波。通过实验结果表明,本设计达到了预定的要求,并证明了采用软硬件结合,利用FPGA技术实现任意波形发生器的方法是可行的。
上传时间: 2013-08-03
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随着电子技术的不断发展和进步,嵌入式系统也越来越广泛的渗入到人类生活的方方面面。我们生活中常用的手机、数码相机、掌上电脑、便携式扫描仪等等都应用到了嵌入式系统。 论文首先介绍了嵌入式系统,包括嵌入式系统的构成、特点、发展趋势以及FPGA在嵌入式中的应用等,指明嵌入式系统设计一般可分为硬件设计和软件设计两部分。 硬件设计部分,首先介绍了FPGA的相关知识,包括FPGA构成、特性、开发工具、开发流程等,并对论文中选用的Altera公司的CyclonⅡ器件做了详细的介绍。利用SOPC Builder、NiosⅡ等工具设计创建了NiosⅡ CPU内核,添加以太网、Flash、PIO以及VGA接口等模块,生成了一个Nios CPU内核,完成硬件设计。 软件设计部分,研究了嵌入式操作系统的发展、种类、特点等,简单介绍了几种代表性的嵌入式操作系统。选择嵌入式操作系统时,综合考虑了内核、可移植性、可裁剪性、外挂模块、成本、服务等各种因素,最终选用μCLinux操作系统。详细介绍了μCLinux的特点、基本架构、代码结构等。利用NiosⅡIDE为宿主机建立Linux开发环境。在IDE里配置Linux内核和文件系统,编译后上载到做好的硬件平台上。启动μCLinux后将一个C语言编写的九宫格求解程序下载到开发板中运行,检验运行结果,验证嵌入式系统的正确性。 论文所做的只是嵌入式系统的一个应用实例。实际应用过程中,用户可以根据自己的实际需要对软硬件进行修改,以实现不同的功能。
上传时间: 2013-07-19
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随着数字化技术的飞速发展,数字视频信号的传输技术更是受到人们的关注。相比较其它类型的信息传输如文本和数据,视频通信需要占用更多的带宽资源,因此为了实现在带宽受限的条件下的传输,视频源必须经过大量压缩。尽管现在的网络状况不断地改善,但相对与快速增长的视频业务而言,网络带宽资源仍然是远远不够的。2003年3月,新一代视频压缩标准H.264/AVC的推出,使视频压缩研究进入了一个新的层次。H.264标准中包含了很多先进的视频压缩编码方法,与以前的视频编码标准相比具有明显的进步。在相同视觉感知质量的情况下,H.264的编码效率比H.263提高了一倍左右,并且有更好的网络友好性。然而,高编码压缩率是以很高的计算复杂度为代价的,H.264标准的计算复杂度约为H.263的3倍,所以在实际应用中必须对其算法进行优化以减低其计算复杂度。 @@ 本文首先介绍了H.264标准的研究背景,分析了国内外H.264硬件系统的研究现状,并介绍了本文的主要工作。 @@ 接着对H.264编码标准的理论知识、关键技术分别进行了介绍。 @@ 对H.264块匹配运动估计算法进行研究,对经典的块匹配运动估计算法通过对比分析,三步、二维等算法在搜索效率上优于全搜索算法,而全搜索算法在数据流的规则性和均匀性有着自己的优越性。 @@ 针对块匹配运动估计全搜索算法的VLSI结构的特点,提出改进的块匹配运动估计全搜索算法。本文基于对数据流的分析,对硬件寻址进行了研究。通过一次完整的全搜索数据流分析,改进的块匹配运动估计算法在时钟周期、PE资源消耗方面得到优化。 @@ 最后基于FPGA平台对整像素运动估计模块进行了研究。首先对运动估计模块结构进行了功能子模块划分;然后对每个子模块进行设计和仿真和对整个运动估计模块进行联合仿真验证。 @@关键词:H.264;FPGA;QuartusⅡ;帧间预测;运动估计;块匹配
上传时间: 2013-04-24
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随着科学技术的快速发展和数据采集系统的广泛应用,人们对数据采集系统的速度、精度、易操作性以及实时性的要求也在不断地提高。通用串行总线USB作为一种新型的微机总线接口规范,以其使用方便、易于扩展、速度快等优点而被广泛地应用于数据采集系统中。现场可编程门阵列最大的特点是结构灵活,开发周期较短,适合于实时信号处理,已被广泛应用于通信、数据采集、图像处理等诸多领域。 @@ 本文充分利用USB和FPGA的上述优点,设计了一种基于USB2.0技术和FPGA技术相结合的高速数据采集系统。 @@ 首先,对数据采集基本理论及系统相关技术进行了简单地介绍。 @@ 其次,对以ADC转换器(TLC5510)、FPGA芯片(EP1C6Q240C8)为控制器和USB接口芯片(CY7C68013A-56,简称FX2)为主的数据采集系统进行了硬件设计和分析,并在此设计的基础上给出相应的原理图、PCB。硬件设计主要包括FPGA与ADC和FX2之间的接口电路设计以及硬件逻辑设计。 @@ 再次,根据系统需求,对系统软件部分进行了设计,分三部分:一是为满足FX2在USB上的最大传输速率而编写的固件程序;二是在PC机中的WindowsXP系统下利用GPD编写USB设备驱动程序;三是充分了解FX2的主要功能特点,并编写出应用程序。 @@ 最后,对系统的软硬件进行了调试,给出了调试结果和分析,对出现的问题给出了解决方案。结果表明,系统符合设计要求。 @@关键词:USB2.0;FPGA;SOPC;数据采集;固件;
上传时间: 2013-06-21
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随着中国二代导航系统的建设,卫星导航的应用将普及到各个行业,具有自主知识产权的卫星导航接收机的研究与设计是该领域的一个研究热点。在接收机的设计中,对于成熟技术将利用ASIC芯片进行批量生产,该芯片是专用芯片,一旦制造成型不能改变。但是对于正在研究的接收机技术,特别是在需要利用接收机平台进行提高接收机性能研究时,利用FPGA通用可编程门阵列芯片是非常方便的。在FPGA上的研究成果,一旦成熟可以很方便的移植到ASIC芯片,进行批量生产。本课题就是基于FPGA研究GPS并行捕获技术的硬件电路,着重进行了其中一个捕获通道的设计和实现。 GPS信号捕获时间是影响GPS接收机性能的一个关键因素,尤其是在高动态和实时性要求高的应用中或者对弱GPS信号的捕获方面。因此,本文在滑动相关法基础上引出了基于FFT的并行快速捕获方法,采用自顶向下的方法对系统进行总体功能划分和结构设计,并采用自底向上的方法对系统进行功能实现和验证。 本课题以Xilinx公司的Spartan3E开发板为硬件开发平台,以ISE9.2i为软件开发平台,采用Verilog HDL编程实现该系统。并利用Nemerix公司的GPS射频芯片NJ1006A设计制作了GPS中频信号产生平台。该平台可实时地输出采样频率为16.367MHz的GPS数字中频信号。 本课题主要是基于采样率变换和FFT实现对GPS C/A码的捕获。该算法利用平均采样的方法,将信号的采样率降低到1.024 MHz,在低采样率下利用成熟的1024点FFT IP核对C/A码进行粗捕,给出GPS信号的码相位(精度大约为1/4码片)和载波的多普勒频率,符合GPS后续跟踪的要求。 同时,由于FFT算法是以资源换取时间的方法来提高GPS捕获速度的,所以在设计时,合理地采用FPGA设计思想与技巧优化系统。基于实用性的要求,详细的给出了基于FFT的GPS并行捕获各个模块的实现原理、实现结构以及仿真结果。并达到降低系统硬件资源,能够快速、高效地实现对GPS C/A码捕获的要求。 本研究是导航研究所承担的国家863课题“利用多径信号提高GNSS接收机性能的新技术研究”中关于接收机信号捕获算法的一部分,对接收机的设计具有一定的参考价值。
上传时间: 2013-07-22
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通用异步收发器(Universal Asynchronous Receiver Transmitter,UART)是一种能同时支持短距离和长距离数据传输的串行通信接口,被广泛应用于微机和外设之间的数据交换。像8251、NS8250、NS16550等都是常用的UART芯片,但是这些专用的串行接口芯片的缺点是数据传输速率比较慢,难以满足高速率数据传输的场合,而更重要的就是它们都具有不可移植性,因此要利用这些芯片来实现PC机和FPGA芯片之间的通信,势必会增加接口连线的复杂程度以及降低整个系统的稳定性和有效性。 本课题就是针对UART的特点以及FPGA设计具有可移植性的优势,提出了一种基于FPGA芯片的嵌入式UART设计方法,其中主要包括状态机的描述形式以及自顶向下的设计方法,利用硬件描述语言来编制UART的各个子功能模块以及顶层模块,之后将其集成到FPGA芯片的内部,这样不仅能解决传统UART芯片的缺点而且同时也使整个系统变得更加具有紧凑性以及可靠性。 本课题所设计的LIART支持标准的RS-232C传输协议,主要设计有发送模块、接收模块、线路控制与中断仲裁模块、Modem控制模块以及两个独立的数据缓冲区FIFO模块。该模块具有可变的波特率、数据帧长度以及奇偶校验方式,还有多种中断源、中断优先级、较强的抗干扰数据接收能力以及芯片内部自诊断的能力,模块内分开的接收和发送数据缓冲寄存器能实现全双工通信。除此之外最重要的是利用IP模块复用技术设计数据缓冲区FIFO,采用两种可选择的数据缓冲模式。这样既可以应用于高速的数据传输环境,也能适合低速的数据传输场合,因此可以达到资源利用的最大化。 在具体的设计过程中,利用Synplify Pro综合工具、ModelSim仿真工具、ISE集成的软件开发环境中对各个功能模块进行综合优化、仿真验证以及下载实现。各项数据结果表明,本课题中所设计的UART满足预期设计目标。
上传时间: 2013-08-02
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通信与信息技术行业飞速发展,已成为我国支柱产业之一。随着该行业的迅速发展,社会对具备实际动手能力人才的需求也不断增加,高校通信教学改革势在必行。在最初的通信原理实验设备中每个实验独立占用一块硬件资源,随着EDA技术的发展,实验设备厂商将CPLD/FPGA技术作为独立的一项实验内容,加入到通信原理实验设备中。FPGA技术具备集成度高、速度快和现场可编程的优势,适合高集成度和高速的时序运算。本文总结现有通信原理实验设备的优缺点,采用FPGA技术设计出集验证性和设计性于一体,具备较高的综合性和系统性的通信原理实验系统。 本系统提供了一个开放性的硬件、软件平台,从培养学生实际动手能力出发,利用FPGA在通用的硬件上实现所有实验内容。学生在本系统上除了能完成已固化的实验内容,还可以实现电子设计开发和验证。这对培养学生的实践能力大有裨益。 本文结合数字通信系统基本模型,把基于FPGA的通信原理实验系统划分为信号源模块、发送端模块、信道仿真模块、接收端模块和同步模块几部分。其中,模拟信号源采用DDS技术,能够生成非常高的频率精度,可作为任意波形发生器。发送端和接收端模块结合到一起组成多体制调制解调器,形成多频段、多波形的软件无线电系统。载波同步采用全数字COSTAS环提取技术,具备良好的载波跟踪特性,利用对载波相位不敏感 的Gardner算法跟踪位同步信号。 本文首先介绍了通信原理实验系统的研究现状和意义;然后根据通信系统模型从《通信原理》各个章节中提炼出各模块的实验内容,分别列出各实验的数字化实现模型;继而根据各模块资源需求选取合适FPGA芯片,并给出硬件设计方案;最后,给出各模块在FPGA上具体实现过程、系统测试结果及分析。测试和实际运行结果表明设计方法正确,且功能和技术指标满足设计要求。 关键词:通信原理,实验系统,FPGA,DDS,多体制调制解调,全数字COSTAS环,位同步
上传时间: 2013-07-07
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矩阵运算是描述许多工程问题中不可缺少的数学关系,矩阵运算具有执行效率好、速度快、集成度高等优点,并且随着动态可配置技术的发展,灵活性也有了很大的提高。因此,寻找矩阵运算的高速实现方法是具有很大的现实意义,能够为高速运算应用提供技术支持。 为了提高研究成果的实用性与商用性,本文主要针对某种体积小、运算速度和性能要求很高的特殊场合设计并实现基于FPGA的矩阵运算功能。通过系统地研究FPGA功能结构、设计原理、DSP接口、IEEE-754标准,深入学习浮点数及矩阵的基础运算以及硬件编程语言等内容,根据矩阵运算的特点和原理,讨论了硬件设计方面重点对具体核心器件结构、特点以及有关FPGA的设计流程和控制器Verilog HDL硬件编程语言代码方面内容,确定了基于FPGA浮点运算及矩阵运算单元的Verilog HDL设计方法,在Quartus II平台上对其仿真、记录运算结果,并对采集到的数据结果进行了深入分析与总结。 本设计通过几种矩阵算法利用FPGA和MATLAB分别进行了实现测试,验证了设计结果的正确性,证明了本设计中矩阵运算速率的实用性与高效性,提高了系统资源利用率和系统可靠性,为今后在工程、军事、通讯等生产生活各个领域应用打下良好基础。
上传时间: 2013-07-07
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在图像处理、数据传输、雷达接收等现代信号处理领域,对信号处理的稳定性、实时性和灵活性都有很高的要求。FIR数字滤波器因其线性相位特性满足了现代信号处理领域对滤波器的高性能要求,成为应用最广泛的数字滤波器之一。高密度的FPGA兼顾实时性和灵活性,为FIR数字滤波器的实现提供了强大的硬件支持。 现今FIR数字滤波器的FPGA实现方法中最常用的是基于DA的实现方法和基于CSD编码的实现方法,本文对这两种实现方法进行了深入的探讨,并进行了一定的改进。本论文所做的主要工作和创新如下: 1、对FIR数字滤波器的硬件实现方法进行了理论研究,其中着重对并行FIR数字滤波器的实现方法进行了深入探讨并提出了一个改进的实现方法:基于CSD-DA的改进实现方法。这个实现方法在一定情况下比单纯的基于CSD编码的实现方法和基于DA的实现方法都要节约芯片面积。 2、经过电路建模和数学推导提出了“CSD-DA择优比较法”。该比较法可以从基于CSD编码的实现方法、基于DA的实现方法以及基于CSD-DA的改进实现方法中较精确的选择出最佳实现方法。 3、用Cyclone EPEC6Q240C8芯片和音频编解码芯片TLV320AIC23B实现了一个可以滤除音频信号中高频噪声的音频FIR数字低通滤波器。
上传时间: 2013-06-07
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