基于多时钟的处理，在跨时钟域的处理上有优势
标签： 多时钟
上传时间： 2014-08-20
上传用户：zhuoying119
任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
上传时间： 2014-12-04
上传用户：天涯
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上\r\n述四种时钟类型的任意组合。
上传时间： 2013-09-04
上传用户：yelong0614
FPGA布局算法和软件位于工艺映射和布线之间，是一个承上启下的阶段，对最终的布通率和时序都有着重要的影响。 本论文的工作之一便是研究旨在提高布通率的布局算法。在研究了国内外装箱和布局算法的基础上，本文提出了一种新的结合了装箱的布局算法框架，并称之为"低温交替改善的"布局算法。其基本思想是，在模拟退火的低温阶段交替的优化装箱和布局。本文给了基于学术界标准布局布线软件VPR的一个软件实现，并且提出了低温的判定条件以及一种新的选择待交换逻辑单元的方法。采用三种不同的装箱算法作为布局输入，基于VPR的低温交替改善的布局算法实现，在布通率上，比VPR分别提高了21.3％、15.5％、10.7％。而带来的平均额外时间开销不到20％。 FPGA布局软件实现对整个FPGA CAD流程的运行效率，算法的可扩展性也有着不可忽视的影响。现代FPGA有着多样而复杂的逻辑和布线资源。而学术界的布局软件'VPR所面向的FPGA却只能处理十分简单的FPGA结构，对于宏、总线、多时钟等实际应用中很重要的部分都没有考虑。本文提出了"逻辑单元层"的概念，用具有特定几何结构的逻辑单元层来统一处理多种类型的逻辑资源。针对相对位置约束在现代FPGA布局软件中的重要地位，我们提出了一种处理相对位置约束的方法。这些讨论均已经在面向Xilinx SpartanⅡ芯片布局的原型系统中得到了实现，初步证实了这些方法的可扩展性和实用性。
上传时间： 2013-06-21
上传用户：ezgame
用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线
上传时间： 2013-08-23
上传用户：q986086481
高性能CPU-CIP51 ♦ 高速流水线结构 CPU (25−100 MIPS)♦ 完全兼容 8051 源码和机器码级♦ 大多数指令执行时间为 1−2 时钟周期 (标准8051为12−24)♦ 可在系统编程FLASH (2 KB — 128 KB)♦ 指令高速缓存 (对于50−100 MIPS 产品)♦ 大容量内部SRAM 256B — 8KB+256B♦ 扩展中断系统(最多可达22个中断源, 可软件模拟中断)♦ 多复位源 双向复位♦ 多时钟 内部时钟频率可编程 多种外部时钟方式♦ JTAG接口 在系统仿真 边界扫描 在系统编程
上传时间： 2013-12-23
上传用户：chongchongsunnan
高性能 CPU ——CIP51♦ 高速流水线结构 CPU (25−100 MIPS)♦ 完全兼容 8051 源码和机器码级♦ 大多数指令执行时间为 1−2 时钟周期 (标准8051为12−24)♦ 可在系统编程FLASH (2 KB —128 KB)♦ 指令高速缓存 (对于50−100 MIPS 产品)♦ 大容量内部SRAM 256B —8KB+256B♦ 扩展中断系统(最多可达22个中断源, 可软件模拟中断)♦ 多复位源 双向复位♦ 多时钟 内部时钟频率可编程 多种外部时钟方式♦ JTAG接口 在系统仿真 边界扫描 在系统编程
上传时间： 2013-11-14
上传用户：langliuer
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操 作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将 导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可 分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上 述四种时钟类型的任意组合。
上传时间： 2014-01-13
上传用户：xz85592677
用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线
上传时间： 2016-04-03
上传用户：ma1301115706
在FPGA设计中，多时钟设计策略。采用verilog描述。
标签： FPGA
上传时间： 2013-12-11
上传用户：sz_hjbf
