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高性能CPU-CIP51 ♦ 高速流水线结构 CPU (25−100 MIPS)♦ 完全兼容 8051 源码和机器码级♦ 大多数指令执行时间为 1&#8...

📅 2013-12-23

高性能 CPU ——CIP51♦ 高速流水线结构 CPU (25−100 MIPS)♦ 完全兼容 8051 源码和机器码级♦ 大多数指令执行时间为 1&...

📅 2013-11-14

无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难...

📅 2014-01-13

用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的...

📅 2016-04-03

在FPGA设计中，多时钟设计策略。采用verilog描述。...

📅 2013-12-11

异步fifo在IC设计中，非常重要；是异步时钟域同步方法...

📅 2013-12-22

华为FPGA设计规范 VERILOG约束编程规范时序分析等全套资料:FPGA技巧Xilinx.pdfHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar....

📅 2021-11-05

资源包含以下内容：1.一种将异步时钟域转换成同步时钟域的方法.pdf2.华为 FPGA设计高级技巧Xilinx篇.pdf3.华为 Verilog基本电路设计指导书.pdf4.华为大规模逻辑设计指导书...

📅 2013-04-15

华为硬件工程师手册目前最全版本（159页) -2019-11-13 16:37 华为大规模逻辑电路设计指导书 -2019-11-13 16:37 华为同步电路设计规范（密码：openfree） -20...

📅 2013-05-24

matlab的元胞自动机程序的源代码,胞自动机程序状态演化规则 ①如果一个元胞的状态是0,则当它有状态为1的邻元时,该元胞的状态以概率a×b变为1,并且当它的临域中状态为1的邻元越多,其状态转变为1的...

📅 2013-12-10

📚 多时钟域技术资料