基本的编辑工具(GENERAL EDITING FACILITIES) 对象放置(Object Placement) ISIS支持多种类型的对象，每一类型对象的具体作用和功能将在下一章给出。虽然类型不同，但放置对象的基本步骤都是一样的。 放置对象的步骤如下(To place an object:) 1.根据对象的类别在工具箱选择相应模式的图标(mode icon)。 2. Select the sub-mode icon for the specific type of object. 2、根据对象的具体类型选择子模式图标(sub-mode icon)。 3、如果对象类型是元件、端点、管脚、图形、符号或标记，从选择器里(selector)选择你想要的对象的名字。对于元件、端点、管脚和符号，可能首先需要从库中调出。 4、如果对象是有方向的，将会在预览窗口显示出来，你可以通过点击旋转和镜象图标来调整对象的朝向。 5、最后，指向编辑窗口并点击鼠标左键放置对象。对于不同的对象，确切的步骤可能略有不同，但你会发现和其它的图形编辑软件是类似的，而且很直观。 选中对象(Tagging an Object) 用鼠标指向对象并点击右键可以选中该对象。该操作选中对象并使其高亮显示，然后可以进行编辑。
上传时间： 2013-10-29
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Aspen Plus介绍 (物性数据库) · Aspen Plus ---生产装置设计、稳态模拟和优化的大型通用流程模拟系统 · Aspen Plus是大型通用流程模拟系统，源于美国能源部七十年代后期在麻省理工学院(MIT)组织的会 战，开发新型第三代流程模拟软件。该项目称为“过程工程的先进系统”(Advanced System for Process Engineering，简称ASPEN),并于1981年底完成。1982年为了将其商品化，成立了AspenTech公司，并称之为Aspen Plus。该软件经过20多年来不断地改进、扩充和提高，已先后推出了十多个版本，成为举世公认的标准大型流程模拟软件，应用案例数以百万计。全球各大化工、石化、炼油等过程工业制造企业及著名的工程公司都是Aspen Plus的用户。 它以严格的机理模型和先进的技术赢得广大用户的信赖，它具有以下特性： 1. ASPEN PLUS有一个公认的跟踪记录，在一个工艺过程的制造的整个生命周期中提供巨大的经济效益，制造生命周期包括从研究与开发经过工程到生产。 2. ASPEN PLUS使用最新的软件工程技术通过它的Microsoft Windows图形界面和交互式客户-服务器模拟结构使得工程生产力最大。 3. ASPEN PLUS拥有精确模拟范围广泛的实际应用所需的工程能力， 这些实际应用包括从炼油到非理想化学系统到含电解质和固体的工艺过程。 4. ASPEN PLUS是AspenTech的集成聪明制造系统技术的一个核心部分， 该技术能在你公司的整个过程工程基本设施范围内捕获过程专业知识并充分利用。 在实际应用中，ASPEN PLUS可以帮助工程师解决快速闪蒸计算、设计一个新的工艺过程、查找一个原油加工装置的故障或者优化一个乙烯全装置的操作等工程和操作的关键问。
上传时间： 2013-11-16
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adence_SPB_15.51基本知识
标签： Cadence_SPB 15.51 基本知识
上传时间： 2014-01-04
上传用户：潜水的三贡
01_静态时序分析基本原理和时序分析模型
上传时间： 2013-10-17
上传用户：lvchengogo
rotel_99se布线的基本流程
上传时间： 2013-10-18
上传用户：cc1915
cadence16.5基本规则设置。
上传时间： 2013-11-18
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ORCAD基本问题的集成束
上传时间： 2013-11-15
上传用户：colinal
Verilog基本电路设计指导书
上传时间： 2013-11-21
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
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第6章 FPGA设计中的基本问题
标签： FPGA
上传时间： 2014-12-04
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