随着科技的发展，电子电路的设计正逐渐摆脱传统的设计模式。可编程逻辑器件及硬件描述语言的出现与发展从根本上改变了数字系统设计与实现的技术与方法，越来越多的数字信号处理系统采用可编程逻辑器件来实现。 数字滤波技术作为数字信号处理的基本分支之一，在各种数字信号处理中起着重要作用，被广泛应用于很多领域。其中有限长冲激响应（FIR）滤波器，只有零点、系统稳定、运算速度快、具有线性相位的特性，设计灵活，在工程实际中获得广泛应用。 本文以数字滤波器的基本理论为依据，通过对现场可编程门阵列（FPGA）内部结构的研究，结合软件工程学中结构化设计思想和硬件描述语言的特点，以9阶FIR低通数字滤波器为例，采用Altera公司的EPIK30TC144-3器件完成了FIR数字滤波器的软硬件设计。我们在设计中采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用VHDL语言进行了各个功能模块的设计。 为了使设计的过程和结果更为直观，文中详细介绍了核心及外围硬件电路的设计过程，最终达到了基于FPGA硬件实现参数化FIR数字滤波器的目的。实验测试表明，本论文所设计的基于FPGA的9阶FIR低通数字滤波器基本达到了设计指标。依照此方法，只要修改参数，升级相关硬件，便可以更改滤波器性能，实现高通、带通FIR数字滤波器，说明本设计具有普遍指导意义。
上传时间： 2013-05-24
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随着电子技术和集成电路技术的飞速发展，数字信号处理已经广泛地应用于通信、信号处理、生物医学以及自动控制等领域中。离散傅立叶变换(DFT)及其快速算法FFT作为数字信号处理中的基本变换，有着广泛的应用。特别是近年来，基于FFT的ODFM技术的兴起，进一步推动了对高速FFT处理器的研究。 FFT 算法从出现到现在已有四十多年代历史，算法理论已经趋于成熟，但是其具体实现方法却值得研究。面向高速、大容量数据流的FFT实时处理，可以通过数据并行处理或者采用多级流水线结构来实现。特别是流水线结构使得FFT处理器在进行不同点数的FFT计算时可以通过对模块级数的控制很容易的实现。 本文在分析和比较了各种FFT算法后，选择了基2和基4混合频域抽取算法作为FFr处理器的实现算法，并提出了一种高速、处理点数可变的流水线结构FFT处理器的实现方法。利用这种方法实现的FFT处理器成功的应用到DAB接收机中，RTL级仿真结果表明FFT输出结果与C模型输出一致，在FPGA环境下仿真波形正确，用Ouaaus Ⅱ软件综合的最高工作频率达到133MHz，满足了高速处理的设计要求。
上传时间： 2013-05-29
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本文完成了一种高速高性能数字脉冲压缩处理器的设计和FPGA实现，包括系统架构设计、方案论证及仿真、算法实现、结果的测试等。 绪论部分首先阐明了本课题研究的背景和意义，概述了雷达数字脉冲压缩系统的主要研究内容，关键技术及其发展趋势，然后介绍了数字脉冲压缩系统设计与实现的要求，最后给出了本文的主要研究内容。 第二章叙述了线性调频信号脉冲压缩的基本原理，对系统设计的实现方法进行了实时性方面的论证，并基于MATLAB做了仿真分析。 第三章从数字系统结构化设计方面将本系统划分为三个部分：输入部分、脉压计算部分、输出部分，并在流程图中对各部分所要实现的功能做了介绍。 第四章首先总结了数字脉冲压缩的实现途径；提出了基于自定制浮点数据格式和分时复用蝶型结构的数字脉冲压缩系统设计思想，对其关键技术进行了深入的研究。 第五章对输入输出模块的功能做了详细的描述，设计了具体的结构和电路。 第六章针对系统的测试验证，提出面向SOC的模块验证和系统软硬协同验证的验证策略。通过Link for Modelsim工具，实现MATAB与Modelsim之间对VHDL代码的联合仿真测试，通过在线逻辑分析工具ChipScope，完成系统的片上测试，并分析系统的性能，证明系统的可实用性。满足设计的要求。 本文研制的数字脉冲压缩处理器具有动态范围大、处理精度高、处理能力强、体积小、重量轻、实时性好的优点，为设计高性能的现代雷达信号处理系统提供了可靠的保证。
上传时间： 2013-07-01
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8051系列是至今为止最成功的单片机之一，在FPGA平台上研究带硬件浮点运算器的8051是对其在SoC及专用化的方向上的一次迈进。文章首先介绍了8051的基本架构，包括硬件模块、指令系统、内存分配以及基本外设。然后讲解了在设计8051时如何划分模块，每个模块的功能与设计，同时也介绍了如何设计流水线来加速8051的处理速度。对于浮点运算器，文章介绍了IEEE浮点数的表示方法，包括各种特殊值的表示方法以及作用。在探讨浮点运算器设计的时候首先是给出了模块的划分及其实现的功能，然后以生动的实例介绍了加减乘除四种浮点运算的算法。在介绍完8051与浮点运算器设计以后，文章介绍了如何将浮点运算器集成到8051上，包括硬件上的数据线接口和控制线接口，以及软件中如何运用硬件浮点运算器。最后文章给出了此设计在ModelSim上的仿真结果以及在CyclonelIFPGA芯片上的验证过程，可以清楚地看到，与KeilC51软件库的浮点运算相比，加法运算从186个时钟周期减少到4个时钟周期，减法运算从200个时钟周期减少到4个时钟周期，乘法运算从241个时钟周期减少到4个时钟周期，而除法则由原来的¨lO个时钟周期减少到4个时钟周期，可见硬件浮点运算器使8051在运算能力上有了质的提高。 笔者也在“Google”和“百度”搜索引擎上，以及“维普数据论文网’’上搜索过，都没有发现有类似的设计，带硬件浮点运算器的8051可谓是一次创新，希望在实际应用中能有用武之地。
上传时间： 2013-04-24
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基于布里渊散射的分布式光纤传感器是当前国内外研究的热点。本文介绍了基于布里渊散射的分布式光纤传感器的的原理、应用；布里渊时域反射技术(BOTDR)和布里渊时域分析技术(BOTDA)的原理。 受激布里渊散射(SBS)的过程中，入射光和散射光满足耦合振幅方程组。我们对该方程组采用有限差分法进行数值计算，并用Matlab模拟计算过程，对布里渊散射信号进行分析。 根据布里渊散射信号的特点，我们采用基于Morlet小波变换的DSP信号算法来处理 BOTDR传感信号。通过对该算法的核心单元——快速傅立叶变换(FFT)的硬件实现，我们在Stratix FPGA上实现了基于Morlet小波变换的DSP算法的硬件电路设计。 最后，在此基础上，我们对电路功能进行实际的仿真和验证，并和Matlab得到结果进行比较和分析。
上传时间： 2013-07-22
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基于AD9851的DDS短波信号发生器，详细论述AD9851的使用，在做高频信号源时很值得参考。
上传时间： 2013-05-26
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本论文介绍了几种编码和调制技术的基本原理和课题的总体实现结构，重点分析和讨论了滚降系数可调的成形滤波、内插技术以及滤波器中乘法器、加法器的实现方法。通过外部控制器可对FPGA内部设计的多项参数进行设置，可支持32.000kbps～4.096Mbps范围内的多速率数据传输，适用于各种信道限带性能要求的传输系统。本论文使用一片FPGA芯片实现了信道编码(包括数据加扰、差分编码、卷积码、RS码、交织等)、多种调制方式(BPSK、QPSK、π/4-QPSK、TC8PSK、16QAM)、成形滤波器、多级内插、上变频器、具有连续/突发信号模式的数据源。将本论文的成果移植到某单位的信号源研制平台，基本上可以满足现阶段研制和维修解调设备对信号源的需求，因此具有较高的使用价值。
上传时间： 2013-07-27
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码元定时恢复(位同步)技术是数字通信中的关键技术。位同步信号本身的抖动、错位会直接降低通信设备的抗干扰性能，使误码率上升，甚至会使传输遭到完全破坏。尤其对于突发传输系统，快速、精确的定时同步算法是近年来研究的一个焦点。本文就是以Inmarsat GES/AES数据接收系统为背景，研究了突发通信传输模式下的全数字接收机中位同步方法，并予以实现。 本文系统地论述了位同步原理，在此基础上着重研究了位同步的系统结构、码元定时恢复算法以及衡量系统性能的各项指标，为后续工作奠定了基础。 首先根据卫星系统突发信道传输的特点分析了传统位同步方法在突发系统中的不足，接下来对Inmarsat系统的短突发R信道和长突发T信道的调制方式和帧结构做了细致的分析，并在Agilent ADS中进行了仿真。 在此基础上提出了一种充分利用报头前导比特信息的，由滑动平均、阈值判断和累加求极值组成的快速报头时钟捕获方法，此方法可快速精准地完成短突发形式下的位同步，并在FPGA上予以实现，效果良好。 在长突发形式下的报头时钟捕获后还需要对后续数据进行位同步跟踪，在跟踪过程中本论文首先用DSP Builder实现了插值环路的位同步算法，进行了Matlab仿真和FPGA实现。并在插值环路的基础上做出改进，提出了一种新的高效的基于移位算法的位同步方案并予以FPGA实现。最后将移位算法与插值算法进行了性能比较，证明该算法更适合于本项目中Inmarsat的长突发信道位同步跟踪。 论文对两个突发信道的位同步系统进行了理论研究、算法设计以及硬件实现的全过程，满足系统要求。
上传时间： 2013-04-24
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随着信号处理技术的进步和电子技术的发展，雷达信号侦察接收机逐渐从模拟体制向数字体制转变。软件无线电概念的提出，促使雷达侦察接收机朝大带宽、全截获方向发展，现有的串行信号处理体制已经很难满足系统要求。FPGA器件的出现，为实现宽带雷达信号侦察数字接收机提供了硬件支持。 本文结合FPGA芯片特点，在前人研究基础上，从算法和硬件实现两方面，对雷达信号侦察数字接收机若干关键技术进行了研究和创新，主要研究内容包括以下几个方面。 1)给出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的两种FPGA设计联合仿真技术。这种联合仿真技术，大大提高了基于FPGA的雷达信号侦察数字接收机的设计效率。 2)给出了一种基于FFT/IFFT的宽带数字正交变换算法，并将该算法在FPGA中进行了硬件实现，设计可对600MHz带宽内的输入信号进行实时正交变换。 3)提出了一种全并行结构FFT的FPGA实现方案，并将其在FPGA芯片中进行了硬件实现，设计能够在一个时钟周期内完成32点并行FFT运算，满足了数字信道化接收机对数据处理速度的要求。 4)提出了一种自相关信号检测FPGA实现方案，通过改变FIFO长度改变自相关运算点数，实现了弱信号检测。提出通过二次门限处理来消除检测脉冲中的毛刺和凹陷，降低了虚警概率，提高了检测结果的可靠性。 5)在单通道自相关信号检测算法基础上，提出采用三路并行检测，每路采用不同的相关点数和检测门限，再综合考虑三路检测结果，得到最终检测结果。给出了算法FPGA实现过程，并对设计进行了联合时序仿真，提高了检测性能。 6)给出了一种利用FFT变换后的两根最大谱线进行插值的快速高精度频率估计方法，并将该算法在FPGA硬件中进行了实现。通过利用FFT运算后的实/虚部最大值进行插值，降低了硬件资源消耗、缩短了运算延迟。 7)结合4)、5)、6)中的研究成果，完成了对雷达脉冲信号到达时间、终止时间、脉冲宽度和脉冲频率的估计，最终在一块FPGA芯片内实现了一个精简的雷达信号侦察数字接收机，并在微波暗室中进行了测试。
上传时间： 2013-06-13
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频率是电子技术领域内的一个基本参数，同时也是一个非常重要的参数。稳定的时钟在高性能电子系统中有着举足轻重的作用，直接决定系统性能的优劣。随着电子技术的发展，测频系统使用时钟的提高，测频技术有了相当大的发展，但不管是何种测频方法，±1个计数误差始终是限制测频精度进一步提高的一个重要因素。 本设计阐述了各种数字测频方法的优缺点。通过分析±1个计数误差的来源得出了一种新的测频方法：检测被测信号，时基信号的相位，当相位同步时开始计数，相位再次同步时停止计数，通过相位同步来消除计数误差，然后再通过运算得到实际频率的大小。根据M/T法的测频原理，已经出现了等精度的测频方法，但是还存在±1的计数误差。因此，本文根据等精度测频原理中闸门时间只与被测信号同步，而不与标准信号同步的缺点，通过分析已有等精度澳孽频方法所存在±1个计数误差的来源，采用了全同步的测频原理在FPGA器件上实现了全同步数字频率计。根据全同步数字频率计的测频原理方框图，采用VHDL语言，成功的编写出了设计程序，并在MAX+PLUS Ⅱ软件环境中，对编写的VHDL程序进行了仿真，得到了很好的效果。最后，又讨论了全同步频率计的硬件设计并给出了电路原理图和PCB图。对构成全同步数字频率计的每一个模块，给出了较详细的设计方法和完整的程序设计以及仿真结果。
上传时间： 2013-04-24
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