随着现代计算机技术和互联网技术的飞速发展，嵌入式系统成为了当前信息行业最热门的焦点之一。ARM以其高性能低功耗的特点成为目前主流的32位嵌入式处理器而在数码产品中广泛使用，随着数码相机的普及，数码相框产品得到推广，数码相框通过一个液晶的屏幕显示数码照片而非纸质照片，数码相框比普通相框更灵活多变，也给现在日益使用的数码相片一个新的展示空间。在嵌入式操作系统方面，uC/OS—Ⅱ凭借其小内核、多任务、丰富的系统服务、容易使用以及源码公开等特点被嵌入式系统开发者广泛用在各种嵌入式设备开发中。uC/FS嵌入式文件系统由于稳定性，可移植性以及与uC/OS—Ⅱ内核的相兼容被广泛用在基于uC/OS—Ⅱ的嵌入式系统开发中。NAND Flash存储器由于其大容量数据存储、高速存取速度、易于擦除和重写、功耗小等特点被广泛应用于便携式电子设备的数据存储、嵌入式系统的程序存储载体中。 本论文的硬件工作平台是艾科公司研发的数码相框芯片方案ARK1600，该平台集成了嵌入式系统设计所需的相关硬件模块。本论文的主要设计目标是在该平台上实现NAND Flash存储设备驱动的系统级方案，即在ARK1600平台上通过构建uC/OS—Ⅱ操作系统以及uC/FS文件系统来实现NAND Flash设备驱动挂接。本论文是在Windows环境下通过ARM ADS实现代码的编译，通过Multi—ICE进行前期调试以及USB—Debug进行后期的系统整合调试。 本论文的主要研究工作具体涉及以下三个的方面：首先研究了ARM相关构架以及uC/OS—Ⅱ操作系统的特点，并在此基础上移植uC/OS—Ⅱ操作系统到ARK1600平台，分析ARK1600硬件体系结构的基础上详细分析了BootLoader的相关概念，并重点阐述了NAND BootLoader程序设计与实现过程；其次在文件系统方面，本论文成功移植uC/FS嵌入式文件系统到ARK1600平台，在移植的过程中采用了动态文件缓冲区算法提高了该文件系统的数据传输效率；最后重点讨论了NAND Flash驱动在ARK1600的实现，主要分析了NAND Flash的数据存储结构，并从物理层，逻辑层和文件系统接口层三个方面具体分析了NAND Flash驱动程序的实现，并在NAND Flash逻辑层驱动实现时通过采用坏块处理表算法实现了NAND的磨损均衡问题。
上传时间： 2013-07-31
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嵌入式Linux是将普通Linux操作系统进行裁剪、修改，使之能在嵌入式系统上运行的一种操作系统。由于兼有Linux和嵌入式系统的优点，嵌入式Linux系统有着巨大的市场前景和商业机会。由于嵌入式系统涉及到种类繁多的嵌入式处理器，所以目前嵌入式Linux的应用的一个热点就是将Linux内核移植到一些典型的微控制器和微处理器上。 ARM平台是目前使用广泛的主流的嵌入式处理器体系结构。本文采用使用S3C2410(ARM9内核)为 CPU 的硬件平台，S3C2410 是韩国三星公司生产的一款基于ARM920T’体系结构的高性能CPU，丰富的外设接口，203MHz的主频使它特别适合进行操作系统的移植和进行应用开发。 本文主要目的是研究Linux下的驱动程序移植。文章首先分析如何建立硬件和软件平台，包括开发板介绍、建立交叉编译环境、BootLoader移植、Linux2.6内核移植，一直到根文件系统建立的全过程。然后介绍典型的字符设备、块设备和网络设备驱动程序的写法。
上传时间： 2013-07-04
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随着现代计算机技术和互联网技术的飞速发展，嵌入式系统成为了当前信息行业最热门的焦点之一。而ARM以其高性能低功耗的特点成为目前应用最广泛的32位嵌入式处理器。在嵌入式操作系统方面，Linux凭借其性能优异、结构清晰、平台支持广泛、网络支持强劲及开放源代码等多方面的优势，被嵌入式系统开发者广泛地采用。Linux 2.6包含许多新的特性，为其在嵌入式领域的应用提供了强有力的支持，新的内核越来越多地应用于嵌入式Linux系统中。 本文的工作基于艾科公司研发的硬件平台Ark1600开展。该平台上集成了多个功能模块，例如LCD、12S、GPIO、12C等，同时支持XD、CF、MMC、SD等多种硬件存储设备，在设备通信方面提供了USB、串行通信等传输方式。本文的主要工作是研究Linux在ARM芯片上的移植，并在此基础上阐述Linux设备驱动的开发。 首先构建了交叉编译环境，然后在分析Ark1600硬件体系结构的基础上详细阐述了BootLoader程序设计与实现、Linux2.6内核移植、Ramdisk文件系统移植的全过程，为后续项目的实施搭建了一个良好的开发平台。论文最后阐述了Linux 2.6内核中开发块设备驱动程序的实现方法，并以XD块设备驱动程序为例，详细阐述了Linux驱动程序的开发流程。 主要工作量在于BootLoader程序的设计与实现、Linux系统移植和XD块设备驱动程序的开发。因为项目平台独特的硬件环境，一些程序代码要严格依赖硬件设备设计。在Linux移植中的主要工作包括串口控制台的驱动、设置系统的存储布局、初始化系统定时器、初始化系统中断、在Linux系统中建立标识本硬件平台的结构体变量、配置并编译Linux内核等。
上传时间： 2013-05-18
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本文以Turbo码译码器的FPGA实现为目标，对Turbo码的迭代译码算法及用硬件语言实现其译码算法进行了深入研究。 本文首先在理论上对Turbo码的编译码原理进行了深入的研究，并用C语言对其MAP译码算法进行了验证仿真，接着就Turbo码MAP算法的衍生算法即LOG_MAP和MAX_LOG_MAP算法用C程序做了仿真和测试。随后本文就一些对MAP译码性能起着重要影响的参数也用C程序做了仿真对比。 最后，考虑到硬件实现的简化，MAX-Log-MAP算法成为了本文的硬件实现方案。本文采用了模块化设计，在对各个模块进行设计的基础上提出了一些改进的方案，对Turbo码编码器设计中的同步问题进行了改进，对分块并行Turbo码译码算法的硬件实现进行了研究。在设计中综合运用了“自顶向下”和“自下而上”的设计方去，通过功能模块分割，合理设置系统参数，并通过模块之间的参数传递，使Turbo码编译码器具有较好的灵活性。
上传时间： 2013-04-24
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H.264作为新一代视频编码标准，相比上一代视频编码标准MPEG2，在相同画质下，平均节约64﹪的码流。该标准仅设定了码流的语法结构和解码器结构，实现灵活性极大，其规定了三个档次，每个档次支持一组特定的编码功能，并支持一类特定的应用，因此。H.264的编码器的设计可以根据需求的不同而不同。 H.264虽然具有优异的压缩性能，但是其复杂度却比一般编码器高的多。本文对H.264进行了编码复杂度分析，并统计了整个软件编码中计算量的分布。H.264中采用了率失真优化算法，提高了帧内预测编码的效率。在该算法下进行帧内预测时，为了得到一个宏块的预测模式，需要进行592次率失真代价计算。因此为了降低帧内预测模式选择的计算复杂度，本文改进了帧内预测模式选择算法。实践证明，在PSNR值的损失可以忽略不计的情况下，该算法相比原算法，帧内编码时间平均节约60﹪以上，对编码的实时性有较大帮助。 为了实现实时编码，考虑到FPGA的高效运算速度和使用灵活性，本文还研究了H.264编码器基本档次的FPGA实现。首先研究了H.264编码器硬件实现架构，并对影响编码速度，且具有硬件实现优越性的几个重要部分进行了算法研究和FPGA.实现。本文主要研究了H.264编码器中整数DCT变换、量化、Zig-Zag扫描、CAVLC编码以及反量化、逆整数DCT变换等部分。分别对这些模块进行了综合和时序仿真，并将验证后通过的系统模块下载到Xilinx virtex-Ⅱ Pro的FPGA中，进行了在线测试，验证了该系统对输入的残差数据实时压缩编码的功能。 本文对H.264编码器帧内预测模式选择算法的改进，算法实现简单，对软件编码的实时性有很大帮助。本文对在单片FPGA上实现H.264编码器做出了探索性尝试，这对H.264编码器芯片的设计有着积极的借鉴性。
上传时间： 2013-05-25
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随着纠错编码理论研究的不断深入，纠错码的实际应用越来越广泛。卷积码作为其中重要的一种，已被大多数通信系统所采用。(2,1,7)卷积码是一种短约束长度最佳码，编、译码器易于实现，且具有较强的纠错能力。 本文研究了IEEE 802.11协议中(2,1,7)卷积码编码、交织解交织及其软判决高速Viterbi译码的实现问题。 首先介绍了IEEE 802.11无线局域网标准及规范，然后介绍了信道编解码中卷积码编码及Viterbi译码算法和FPGA 设计方法，接着通过对(2,1,7)卷积码特点的具体分析，吸取目前Viterbi译码算法和交织解交织算法的优点，采取一系列的改进措施，基于FPGA实现了IEEE 802.11信道编解码及交织和解交织系统。这些改进措施包括采用并行FIFO、改进的ACS 单元、流水式块处理结构、改进的SMDO方法、双重交织策略，使得在同样时钟速率下，系统的性能大幅度提高。最后将程序下载到Altera公司的Cyclone 系列的FPGA(型号EP1C6Q240C8)器件上进测试，并对测试结果作了简单分析。
上传时间： 2013-05-25
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随着科学技术的发展与公共安全保障需求的提高，视频监控系统在工业生产、日常生活、警备与军事方面的应用越来越广泛。采用基于 FPGA 的SOPC技术、H．264压缩编码技术和网络传输控制技术实现网络视频监控系统，在稳定性、功能、成本与扩展性等方面都有着突出的优势，具有重要的学术意义与实用意义， 本课题所设计的网络视频监控系统由以Nios Ⅱ为核心的嵌入式图像服务器、相关网络设备与若干PC机客户端组成。嵌入式图像服务器实时采集图像，采用H．264 编码算法进行压缩，并持续监听网络。PC机客户端可通过网络对服务器进行远程访问，接收编码数据，使用H．264解码算法重建图像并实时显示，使监控人员有效地掌握现场情况， 在嵌入式图像服务器设计阶段，本文首先进行了芯片选型与开发平台选择。然后构建图像采集子系统，采用双缓存乒乓交换的方法设计图像采集用户自定义模块。接着设计双Nios Ⅱ架构的SOPC系统，阐述了双软核设计中定制连接、内存芯片共享、数据搬移、通信与互斥的解决方法。同时完成了网络服务器的设计，采用μC/OS-Ⅱ进行多任务的管理与调度， H．264视频压缩编解码算法设计与实现是本文的重点。文中首先分析H．264．标准，规划编解码器结构。接着设计了16×16帧内预测算法，并设计宏块扫描方式，采用两次判决策略进行预测模式选择。然后设计4×4子块扫描方式，编写整数变换与量化算法程序。熵编码采用Exp-Golomb编码与CAVLC相结合的方案，针对除拖尾系数之外的非零系数值编码子算法，实现了一种基于表示范围判别的编码方法。最后设计了网络传输的码流组成格式，并针对编码算法设计相应解码算法。使用VC++完成算法验证，并进行测试，观察不同参数下压缩率与失真度的变化。 算法验证完成后，本文进行了PC机客户端设计，使其具有远程访问、H．264解码与实时显示的功能。同时将H．264 编码算法程序移植到NiosⅡ中，并将嵌入式图像服务器与若干客户端接入网络进行联合调试，构建完整的网络视频监控系统， 实验结果表明，本系统视频压缩率高，监控图像质量良好，充分证明了系统软硬件与图像编解码算法设计成功。本系统具有成本低、扩展性好及适用范围广等优点，发展前景十分广阔。
上传时间： 2013-08-03
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作为嵌入式系统核心的微处理器，是SOC不可或缺的“心脏”，微处理器的性能直接影响着整个SOC的性能。 与国际先进技术相比，我国在这一领域的研究和开发工作还相当落后，这直接影响到我国信息产业的发展。本着赶超国外先进技术，填补我国在该领域的空白以摆脱受制于国外的目的，我国很多科研单位和公司进行了自己的努力和尝试。经过几年的探索，已经有多种自主知识产权的处理器芯片完成了设计验证并逐渐进入市场化阶段。我国已结束无“芯”的历史，并向设计出更高性能处理器的目标迈进。 艾科创新微电子公司的VEGA处理器，是公司凭借自己的技术力量和科研水平设计出的一款64位高性能RSIC微处理器。该处理器基于MIPSISA构架，采用五级流水线的设计，并且使用了高性能处理器所广泛采用的虚拟内存管理技术。设计过程中采用自上而下的方法，根据其功能将其划分为取指、译码、算术逻辑运算、内存管理、流水线控制和cache控制等几个功能块，使得我们在设计中能够按照其功能和时序要求进行。 本文的首先介绍了MIPS微处理器的特点，通过对MIPS指令集和其五级流水线结构的介绍使得对VEGA的设计有了一个直观的认识。在此基础上提出了VEGA的结构划分以及主要模块的功能。作为采用虚拟内存管理技术的处理器，文章的主要部分介绍了VEGA的虚拟内存管理技术，将VEGA的内存管理单元(MMU)尤其是内部两个翻译后援缓冲(TLB)的设计作为重点给出了流水线处理器设计的方法。结束总体设计并完成仿真后，并不能代表设计的正确性，它还需要我们在实际的硬件平台上进行验证。作为论文的又一重点内容，介绍了我们在VEGA验证过程中使用到的FPGA的主要配置单元，FPGA的设计流程。VEGA的FPGA平台是一完整的计算机系统，我们利用在线调试软件XilinxChipscope对其进行了在线调试，修正其错误。 经过模块设计到最后的FPGA验证，VEGA完成了其逻辑设计，经过综合和布局布线等后端流程，VEGA采用0.18工艺流片后达到120MHz的工作频率，可在其平台上运行Windows-CE和Linux嵌入式操作系统，达到了预计的设计要求。
上传时间： 2013-07-07
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JPEG2000是由ISO/ITU-T组织下的IECJTC1/SC29/WG1小组制定的下一代静止图像压缩标准，其优良的压缩特性使得它将具有广泛的应用领域。JPEG2000算法非常复杂，图像编码过程占用了大量的处理器时间开销和内存开销，因而通过对JPEG2000算法进行优化并采用硬件电路来实现JPEG2000标准的部分或全部内容，对加快编码速度从而扩展其应用领域有重要的意义。 本文的研究主要包括两方面的内容，其一是JPEG2000算术编码器算法的研究与硬件设计，其二是JPEG2000码率控制算法的研究与优化算法的设计。在研究算术编码器过程中，首先研究了JPEG2000中基于上下文的MQ算术编码器的编码原理和编码流程，之后采用有限状态机和二级流水线技术，并在不影响关键路径的情况下通过对算术编码步骤优化采用硬件描述语言对算术编码器进行了设计，并通过了功能仿真与综合。实验证明该设计不但编码速度快，而且流水线短，硬件设计的复杂度低且易于控制。 在研究码率控制算法过程中，首先结合率失真理论建立了算法的数学模型，并验证了该算法的有效性，之后深入分析了该数学模型的实现流程，找出影响算法效率的关键路径。在对算法优化时采用黄金分割点算法代替原来的二分查找法，并使用了码块R-D斜率最值记忆和码率误差控制算法。实验证明，采用优化算法在增加少量系统资源的情况下使得计算效率提高了60％以上。之后，分析了率失真理论与JPEG2000中PCRD-opt算法的具体实现，又提出了一种失真更低的比特分配方案，即按照“失真/码长”值从大到小通道编码顺序进行编码，通过对该算法的仿真验证，得出在固定码率条件下新算法将产生更少的失真。
上传时间： 2013-07-13
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JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
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