数字电视近年来飞速发展，它最终取代模拟电视是一个必然趋势。可编程逻辑技术以及EDA技术的升温也带来了电子系统设计的巨大变革。本论文将迅速发展的FPGA技术应用于数字电视系统中，研究探讨了数字电视前端系统中的关键设备——传输流复用器的FPGA建模和实现，以及相关的关键技术。本论文首先介绍了数字电视的发展现状和前景，概述了数字电视前端系统的组成结构与关键技术，以及可编程逻辑技术的发展和优势。然后介绍了数字电视系统中的重要标准MPEG-2以及传输流复用器的原理和系统结构，并且从理论上阐述了复用器设计的关键技术：PSI重组和PCR调整。接着详细说明了如何运用创新思路，采用独特的硬件架构在一片FPGA上实现整个复用器的软件和硬件系统的方案，并且举例说明了复用器硬件逻辑设计中所运用的几个FPGA设计技巧。最后对本文进行总结，并提出了数字电视系统中复用器设备未来发展的设想。本文中介绍的基于SOPC的硬件复用器设计方案，将系统的软件和硬件集成在一款Altera公司新推出的低成本高密度cyclone系列FPGA上，并且将FPGA设计技巧运用于复用器的硬件逻辑设计中。整个设计方案不但简化了系统设计，而且实现了稳定，高速，低成本，可扩展性强的复用器系统。
上传时间： 2013-06-02
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本文介绍了目前高清数字电视视频处理系统的核心器件视频处理器（Video Processor） 中所采用的主要画质增强技术，并对这些技术进行了简要的分析
标签： 画质
上传时间： 2013-05-28
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随着数字电视日益深入人心，高清概念越来越为人所熟知。带有高清视频功能的产品已经逐步走向人们的工作和生活，高清视频处理已经从理论研究走向系统实际应用。毫无疑问，无论是从观众的视觉还是从产业的角度来看，高清视频已经成为数字视频技术发展的必然趋势。本文研究了整个编解码系统中ARM控制模块的软件设计，最终完成以PC机为终端控制平台，经ARM控制模块将命令发送给核心编解码芯片MB86H51，使其完成相应的操作。、本文主要的工作有如下几个方面： 1、根据ARM各型号芯片的特点，结合本系统的实际需求，最终选定Atmel公司的AT91SAM9261作为ARM控制板的核心处理芯片，并深入了解该芯片的工作原理和内部结构。 2、根据本系统中所选用的DataFlash型号及外围电路连接情况等诸多因素，并结合Atmel公司所提供的AT91SAM9261一级BootLoader参考代码，编写调试符合本系统启动运行的一级BootLoader引导程序，也称为Bootstrap引导程序，最终成功实现引导U-Boot程序。 3、深入分析了U-Boot和Linux的体系结构和编译过程，结合AT91SAM9261芯片的特点和实际外围电路的连接情况，修改U-Boot和Linux中主要的编译参数，并进行重新编译，最终成功移植到系统板中。 4、在ITU-T提供的H.264标准的参考解码程序JM8.6的基础上，详细研究了H.264视频编码标准以及具体的解码器结构和解码流程，并结合DirectX技术，开发了一款基于PC机的H.264解码播放器，用于验证存储在PC机上的H.264压缩码流的正确性。
上传时间： 2013-04-24
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-04
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H.264/AVC是ITU与ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission国际标准化组织/国际电工委员会)联合推出的活动图像编码标准。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。基于上下文的自适应二进制算术编码(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的两个熵编码方案之一，相对于另一熵编码方案-CAVLC(基于上下文的自适应可变长编码)，CABAC具有更高的数据压缩率：在同等编码质量下要比CAVLC提高10％～15％的压缩率。CABAC能实现很高的数据压缩率，但这是以增加实现的复杂性为代价的。在已有的硬件实现方法上，CABAC的解码效率并不高。 论文在深入研究CABAC解码算法及其实现流程，并在仔细分析了H.264/AVC码流结构的基础上，总结出了影响CABAC解码效率的各个环节，并以此为出发点，对CABAC解码所需中的各个功能模块进行了优化设计，设计出一种新的CABAC解码器结构，相对于一般的CABAC解码器，它的解码效率得到了显著提高。论文针对影响CABAC解码过程的"瓶颈"问题一多次访问存储部件影响解码速率，提出了新的存储组织方式，并根据CABAC的码流结构特性，采用4个子解码器级联的方式来进一步提高解码速率。 最后，用Verilog语言对所设计的CABAC解码器进行了描述，用EDA软件对其进行了仿真，并在FPGA上验证了其功能，结果显示，该CABAC解码器结构显著提高了解码效率，能够满足高档次实时通讯的要求。
上传时间： 2013-07-03
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随着科技的发展和社会的进步，数字电视已逐渐成为现代电视的主流。利用今年是奥运年的契机，研究和推广数字电视广播具有重大的意义。2006年8月底我国出台的数字多媒体/电视广播(DMB-T)标准，确立了中国自己的技术标准。以此来发展拥有自主知识产权的数字电视事业，不仅可以满足广大人民群众日益增长的物质、文化要求，还可以带动相关产业快速发展。 本课题在深入研究DMB-T国家标准的基础上，首先对系统的调制系统进行了设计规划，然后对信道调制的星座映射、系统信息插入、帧体数据处理、PN序列插入的帧形成模块和成形滤波模块进行了设计和仿真，并验证了其正确性。 3780个子载波的时域同步正交多载波技术(TDS-OFDM)是DMB-T调制系统的关键技术之一。由于载波数不是2的整数次幂，考虑到实现的有效性，不能采用现已成熟的基-2或基-4的快速傅立叶变换(FFT)算法。针对调制系统中特有的3780点IFFT，课题深入分析和比较了Cooley-Tukey、Winograd和素因子三种离散快速傅立叶变换算法的特点和性能，综合利用了三种算法优势，考虑了算法的复杂度、运算的速度、资源的消耗，设计出一种新的算法，进行了Matlab验证和基于FPGA(现场可编程门阵列)的仿真。分析表明，该算法所需的加法、乘法次数已很逼近4096点FFT算法。 DMB-T发射端的基带成形滤波采用了平方根升余弦滚降滤波，由于其0.05的滚降系数在实现中比较苛刻，所以是设计的难点之一。本课题利用Matlab工具采用了等纹波最优滤波的方法设计了169阶数字滤波器，其阻带衰减达到了46.9dB，完全符合标准的要求；利用四倍插值的方法实现了I、Q合路的该滤波器的FPGA设计，并进行了设计优化，显著降低了滤波器的运算量，大大节约了实现该滤波器所需的乘法器资源。
上传时间： 2013-06-28
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DVB-S(Digital Video Broadcasting bv Satellite)调制器是符合DVB-S协议的数字电视前端设备之一，也满足我国数字电视卫星广播标准，该设备可以广泛应用于数字电视卫星业务和相关数字电视业务。本文主要阐述了基于FPGA实现DVB-S调制器的信道编码和调制，按功能对DVB-S信道编码过程进行模块分解、模块接口定义，针对每个模块进行工作原理分析、算法分析、HDL描述、时序仿真及FPGA实现；DVB-S调制器的核心是信道编码和调制部分，利用FPGA在数字信号处理方面的优势，本文重点对其中的几个关键模块，包括RS编码、卷积交织器和卷积穿孔编码等的实现算法进行了比较详细的分析，并通过HDL描述和时序仿真来验证算法正确性；对FPGA各模块的资源进行了估计、利用Altera公司的Cyclone器件的内部锁相环实现ASI信号的接收；最后对整机进行了测试，测试结果表明，本文设计的DVB-S调制器技术指标满足设计要求。
上传时间： 2013-04-24
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随着数字电视技术的飞速发展，数字机顶盒已成为现在模拟电视收看数字电视节目必不可少的设备。而数字机顶盒需要在解码后的模拟视频信号上加入屏幕显示信息(如亮度、色度、信息服务菜单等)以提供给观众良好的界面和灵活的人机交互。 v屏幕显示系统(OSG，On-Screen-Graphics)解决了现有模拟电视无法实现的叠加屏幕显示信息的问题，提供同步输出叠加有各种图形、文字的电视节目图像的功能，其中最主要的部分是OSD(On-Screen-Display)，即屏幕显示单元。OSD将叠加的位图图像分为多个OSD块，一般定义为矩形区域。每个矩形区域，例如台标、参数调节框、字幕等，都有独立的4色、16色或256色颜色查找表。同时OSG系统也支持真彩模式。OSD块经由编码/混合器与视频图像进行alpha混合后输出到电视屏幕上。 本文详细介绍了应用FPGA设计包括屏幕显示单元在内的OSG系统的思路和设计过程，描述了模块的划分与功能仿真。在论文前半部分，本文给出了图文屏幕显示系统各子单元的工作流程，接着论文的后半部分，给出了详细的模块接口说明和硬件实现。
上传时间： 2013-07-27
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随着多媒体编码技术的发展，视频压缩标准在很多领域都得到了成功应用，如视频会议(H.263)、DVD(MPEG-2)、机顶盒(MPEG-2)等等，而网络带宽的不断提升和高效视频压缩技术的发展使人们逐渐把关注的焦点转移到了宽带网络数字电视(IPTV)、流媒体等基于传输的业务上来。带宽的增加为流式媒体的发展铺平了道路，而高效的视频压缩标准的出台则是流媒体技术发展的关键。H.264/AVC是由国际电信联合会和国际标准化组织共同发展的下一代视频压缩标准之一。新标准中采用了新的视频压缩技术，如多模式帧间预测、1/4像素精度预测、整数DCT变换、变块尺寸运动补偿、基于上下文的二元算术编码(CABAC)、基于上下文的变长编码(CAVLC)等等，这些技术的采用大大提高了视频压缩的效率，更有利于宽带网络数字电视(IPTV)、流媒体等基于传输的业务的实现。 本文主要根据视频会议应用的需要对JM8.6代码进行优化，目标是实现基于Baseline的低复杂度的CIF编码器，并对部分功能模块进行电路设计。在设计方法上采用自顶向下的设计方法，首先对H.264编码器的C代码和算法进行优化，并对优化后的结果进行测试比较，结果显示在图像质量没有明显降低的情况下，H.264编码器编码CIF格式视频每秒达到15帧以上，满足了视频会议应用的实时性要求。然后，以C模型为参考对H.264编码器的部分功能模块电路进行设计。采用Verilog HDL实现了这些模块，并在Quartus Ⅱ中进行了综合、仿真、验证。主要完成了Zig-zag扫描和CAVLC模块的设计，详细说明模块的工作原理和过程，然后进行多组的仿真测试，结果与C模型相应部分的结果一致，证明了设计的正确性。
上传时间： 2013-06-11
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