s1.c是server，c.c是client， server負責接收client傳的數字進行運算並回傳，運用了同步的機制。編譯須加 -lsocket -lpthread -lrt
标签： server
上传时间： 2014-01-02
上传用户：athjac
8051串口程序，解决了8.192晶振数据不同步的问题
上传时间： 2013-12-18
上传用户：Thuan
介绍了QNX实时操作系统和多线程编程技术，包括线程间同步的方法、多线程程序的分析步骤、线程基本程序结构以及实用编译方法
上传时间： 2014-12-21
上传用户：498732662
操作系统课程设计，关于进程同步的研究，很好的操作系统研究方向，喜欢的就下
标签： 操作系统
上传时间： 2013-12-23
上传用户：gyq
在数字电视终端MPEG II 解码器测试中，解码能力测试是一个很关键的环节，即验证在前端输入码流满足TR 101 290 标准的前提下接收终端能正常解码，输出同步的视音频模拟信号。PCR 抖动 是影响接收终端解码的关键因素。本文深入探究了PCR 的功能和物理意义，并在分析PCR 抖动原因及其 测试参数的基础上，讨论了基于波形、幅度和频率三个参数的PCR 抖动仿真模型，并且根据实际测试终端解码器的需要，提出了具体的参数设置方法。
上传时间： 2017-08-22
上传用户：hewenzhi
不同标签，但是可以同步的显示自己的动态信息
标签： 标签
上传时间： 2017-09-01
上传用户：change0329
一博科技PCB设计指导书VER1.0. 66页常见信号介绍 1.1 数字信号 1.1.1 CPU 常称处理器，系统通过数据总线、地址总线、控制总线实现处理器、控制芯片、存 储器之间的数据交换。 地址总线：ADD* （如：ADDR1） 数据总线：D* （如：SDDATA0） 控制总线：读写信号（如：WE_N），片选信号（如：SDCS0_N），地址行列选择信 号（如：SDRAS_N），时钟信号（如：CLK），时钟使能信号（如：SDCKE）等。 与CPU对应的存储器是SDRAM，以及速率较高的DDR存储器： SDRAM：是目前主推的PC100和PC133规范所广泛使用的内存类型，它的带宽为64位， 支持3.3V电压的LVTTL，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频 率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。 SDRAM与时钟完全同步。 DDR：速率比SDRAM高的内存器，可达到800M，它在时钟触发沿的上、下沿都能进行 数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。它的地址 与其它控制界面与SDRAM相同，支持2.5V/1.8V的SSTL2标准. 阻抗控制在50Ω±10 ％. 利用时钟的边缘进行数据传送的，速率是SDRAM的两倍. 其时钟是采用差分方 式。 1.1.2 PCI PCI总线：PCI总线是一种高速的、32/64位的多地址/数据线，用于控制器件、外围 接口、处理器/存储系统之间进行互联。PCI 的信号定义包括两部份(如下图)：必 须的(左半部份)与可选的（右半部份）。其中“# ”代表低电平有效。
标签： pcb设计
上传时间： 2022-02-06
上传用户：得之我幸78
随着工业自动化水平的不断提高，工业控制网络所需负担的工作也日趋繁重，整个网络中传递信息的规模和复杂度也在不断增长，这给控制系统提出了更高的要求。伺服系统作为一种对控制精度、动态响应等性能指标要求很高的控制系统，也必须面对这些问题。本论文研究了将工业以太网技术应用于伺服系统的方法。通过将EtherCAT工业以太网协议与CANopen规范相结合，以TMS320F2812系列DSP为平台，设计并实现了伺服驱动器的工业以太网通信接口，组建了网络化的运动控制系统。通过分析EtherCAT与CANopen相关技术细节，阐述了将CANopen与EtherCAT相结合的关键点，给出了多种运动控制模式的设计方式，分析了软件设计和实现的具体方法和要点。本文按照分层和模块化的方式给出了通信接口的设计过程，按层次分为三个大的模块：EtherCAT通信模块、CoE通信模块与CANopen运动控制模块。对各个模块又根据功能分为多个子模块，其中EtherCAT 通信模块主要包括：EtherCAT状态机服务、邮箱服务和过程数据服务：CoE通信模块包括：服务数据对象（SDO）服务、过程数据对象（PDO）服务、对象字典服务；运动控制模块包括设备状态机服务和多种运动控制模式的实现模块。对每个模块本文都给出了具体的设计与实现过程。本文实现了四种运动控制模式下的实际控制结果，包括周期同步的位置与速度模式以及位置与速度轨迹规划模式。实验结果表明，系统能够满足高速度、高精度、高可靠性和同步协调的控制要求。最后对所做工作进行了总结与展望。
上传时间： 2022-05-27
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SPI总线协议及SPI时序图详解SP1是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI是一种高速的、全双工、同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。SP1是一个环形总线结构，由ss（cs）、sck，sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。上升沿发送、下降沿接收、高位先发送上升沿到来的时候，sdo上的电平将被发送到从设备的寄存器中，下降沿到来的时候，sdi上的电平将被接收到主设备的寄存器中，假设主机和从机初始化就绪：并且主机的sbuff-Oxaa（10101010），从机的sbuff-0x55（01010101），下面将分步对spi的8个时钟周期的数据情况演示一遍（假设上升沿发送数据）。
上传时间： 2022-06-23
上传用户：fliang
SPI总线协议及SPI时序图详解SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPl，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。SPI是一个环形总线结构，由ss（cs）、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。上升沿发送、下降沿接收、高位先发送。上升沿到来的时候，sdo上的电平将被发送到从设备的寄存器中。下降沿到来的时候，sdi上的电平将被接收到主设备的寄存器中。假设主机和从机初始化就绪：并且主机的sbuff=0xaa（10101010），从机的sbuff=0x55（01010101），下面将分步对spi的8个时钟周期的数据情况演示一遍（假设上升沿发送数据）。
上传时间： 2022-06-28
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