摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-11-06
上传用户：smallfish
1986年以来，通用可重编程逻辑阵列（GAL）器件几乎风靡整个可编程逻辑器件（PLD）市场。GAL以其高性能、高可靠性、可擦除及输出逻辑结构可组态的特性，博得了广大用户的偏爱。就历史而言，CAL是在其它 PLD器件的基础上发展起来的。但是GAL不愧为目前最理想的PLD逻辑芯片。
上传时间： 2014-01-09
上传用户：宋桃子
摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-10-13
上传用户：lml1234lml
上下文无关文法（Context-Free Grammar, CFG）是一个4元组G=(V, T, S, P)，其中，V和T是不相交的有限集，S∈V，P是一组有限的产生式规则集，形如A→α，其中A∈V，且α∈(V∪T)*。V的元素称为非终结符，T的元素称为终结符，S是一个特殊的非终结符，称为文法开始符。 设G=(V, T, S, P)是一个CFG，则G产生的语言是所有可由G产生的字符串组成的集合，即L(G)={x∈T* | Sx}。一个语言L是上下文无关语言（Context-Free Language, CFL），当且仅当存在一个CFG G，使得L=L(G)。 *⇒ 例如，设文法G：S→AB A→aA|a B→bB|b 则L(G)={a^nb^m | n,m>=1} 其中非终结符都是大写字母，开始符都是S，终结符都是小写字母。
标签： Context-Free Grammar CFG
上传时间： 2013-12-10
上传用户：gaojiao1999
斑马打印机编程语言,有详细的指令介绍，可用于编程。
上传时间： 2014-12-04
上传用户：comua
本人编写的incremental 随机神经元网络算法，该算法最大的特点是可以保证approximation特性，而且速度快效果不错，可以作为学术上的比较和分析。目前只适合benchmark的regression问题。 具体效果可参考 G.-B. Huang, L. Chen and C.-K. Siew, “Universal Approximation Using Incremental Constructive Feedforward Networks with Random Hidden Nodes”, IEEE Transactions on Neural Networks, vol. 17, no. 4, pp. 879-892, 2006.
标签： incremental 编写 神经元网络 算法
上传时间： 2016-09-18
上传用户：litianchu
檔案資料：全球IP地址地理位置數據資料庫包包 更新日期：2005年05月12日12:51 資料容量：10.4 MB 附 註： A) IP資料經人手花上五小時整理，保證100％準確，所有論壇程式皆可相容。 B) 已修正「未知地理位置」的“未”和“末”字輸入筆誤。 C) 因IP數據從中國內地取得，故此TAIWAN地區被寫成“台灣省”，可自行改回“中華民國”或“台灣”。 D) 範例： 202.101.071.201|202.101.071.201|貴州省貴陽市 藍月網吧|| 202.101.071.202|202.101.071.203|貴州省貴陽市 花溪區貴州民族學院鵬飛網吧|| 202.101.071.204|202.101.071.204|貴州省貴陽市 二戈寨天知網吧||
上传时间： 2013-12-25
上传用户：ddddddos
实验源代码 //Warshall.cpp #include<stdio.h> void warshall(int k,int n) { int i , j, t; int temp[20][20]; for(int a=0;a<k;a++) { printf("请输入矩阵第%d 行元素:",a); for(int b=0;b<n;b++) { scanf ("%d",&temp[a][b]); } } for(i=0;i<k;i++){ for( j=0;j<k;j++){ if(temp[ j][i]==1) { for(t=0;t<n;t++) { temp[ j][t]=temp[i][t]||temp[ j][t]; } } } } printf("可传递闭包关系矩阵是:\n"); for(i=0;i<k;i++) { for( j=0;j<n;j++) { printf("%d", temp[i][ j]); } printf("\n"); } } void main() { printf("利用 Warshall 算法求二元关系的可传递闭包\n"); void warshall(int,int); int k , n; printf("请输入矩阵的行数 i: "); scanf("%d",&k); 四川大学实验报告 printf("请输入矩阵的列数 j: "); scanf("%d",&n); warshall(k,n); }
上传时间： 2016-06-27
上传用户：梁雪文以
本文设计了MCS-51单片机与FPGA的总线接口逻辑电路，实现了单片机与FPGA数据与控制信息的可靠通信，使FP—GA与单片机优势互补，组成灵活的、软硬件都可现场编程的控制系统。
上传时间： 2013-07-27
上传用户：sxdtlqqjl
信号与信息处理是信息科学中近几年来发展最为迅速的学科之一,随着片上系统(SOC,System On Chip)时代的到来,FPGA正处于革命性数字信号处理的前沿。基于FPGA的设计可以在系统可再编程及在系统调试,具有吞吐量高,能够更好地防止授权复制、元器件和开发成本进一步降低、开发时间也大大缩短等优点。然而,FPGA器件是基于SRAM结构的编程工艺,掉电后编程信息立即丢失,每次加电时,配置数据都必须重新下载,并且器件支持多种配置方式,所以研究FPGA器件的配置方案在FPGA系统设计中具有极其重要的价值,这也给用于可编程逻辑器件编程的配置接口电路和实验开发设备提出了更高的要求。 本论文基于IEEE1149.1标准和USB2.0技术,完成了FPGA配置接口电路及实验开发板的设计与实现。作者在充分理解IEEE1149.1标准和USB技术原理的基础上,针对Altcra公司专用的USB数据配置电缆USB-Blaster,对其内部工作原理及工作时序进行测试与详细分析,完成了基于USB配置接口的FPGA芯片开发实验电路的完整软硬件设计及功能时序仿真。作者最后进行了软硬件调试,完成测试与验证,实现了对Altera系列PLD的配置功能及实验开发板的功能。 本文讨论的USB下载接口电路被验证能在Altera的QuartusII开发环境下直接使用,无须在主机端另行设计通信软件,其兼容性较现有设计有所提高。由于PLD(Programmable Logic Device)厂商对其知识产权严格保密,使得基于USB接口的配置电路应用受到很大限制,同时也加大了自行对其进行开发设计的难度。 与传统的基于PC并口的下载接口电路相比,本设计的基于USB下载接口电路及FPGA实验开发板具有更高的编程下载速率、支持热插拔、体积小、便于携带、降低对PC硬件伤害,且具备其它下载接口电路不具备的SignalTapII嵌入式逻辑分析仪和调试NiosII嵌入式软核处理器等明显优势。从成本来看,本设计的USB配置接口电路及FPGA实验开发板与其同类产品相比有较强的竞争力。
上传时间： 2013-04-24
上传用户：lingduhanya
