(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过
上传时间： 2013-12-17
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电子通信系统的建模与仿真 第7章 通信系统差错控制仿真 7.1 缩短卷积码 7.2 有缩短卷积码加交织的差错控制系统研究 7.3 自适应均衡系统（LMS算法） 7.4 迭代译码的级联卷积码
上传时间： 2016-09-06
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corejava第八版第一卷和第二卷的源代码
上传时间： 2016-09-07
上传用户：wweqas
文章中详细论述了卷积运算的实现算法及滤波功能
上传时间： 2016-09-18
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文章介绍了在通信系统中用卷积器实现快速码同步及解调
上传时间： 2016-09-18
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卷积码viterbi译码的蝶形算法，可以大大减少卷积码viterbi译码的运算时间
上传时间： 2016-09-21
上传用户：Yukiseop
卷积码编码及其Viterbi译码的实现
上传时间： 2016-09-22
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数字信号处理程序——利用FFT实现快速傅立叶卷积的matlab程序
上传时间： 2014-01-27
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电子测量技术 ELECTR0NIC MEASI瓜EMENT TECHN0L0GY 第29卷第3期 2006年6月 PS／2设备接口IP核设计 王 豪黄启俊常 胜 (武汉大学物理学院微电子与固体电子学实验室武汉430072) 摘要：用Verilog硬件描述语言实现了PS／2设备接口的II)核设计，详细描述了II)核的结构划分和各模块的 设计思想，并在FPGA上进行验证。结果表明此 核功能正确，可以方便地在SOPC系统中复用。
标签： ELECTR0NIC TECHN0L0GY MEASI EMENT
上传时间： 2014-11-18
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用2051制的绕线机[5位数+可预置数+减速+可逆计数器
上传时间： 2016-09-26
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