卷积码的MATLAB仿真及其性能测试,包括卷积码的编码和VITERBI译码程序
上传时间: 2013-12-31
上传用户:thesk123
本文以Turbo码编译码器的FPGA实现为目标,对Turbo码的编译码算法和用硬件语言将其实现进行了深入的研究。 首先,在理论上对Turbo码的编译码原理进行了介绍,确定了Max-log-MAF算法的译码算法,结合CCSDS标准,在实现编码器时,针对标准中给定的帧长、码率与交织算法,以及伪随机序列模块与帧同步模块,提出了相应解决方案;而在相应的译码器设计中,采用了FPGA设计中“自上而下”的设计方法,权衡硬件实现复杂度与处理时延等因素,优先考虑面积因素,提高元件的重复利用率和降低电路复杂度,来实现Turbo码的Max-log-MAP算法译码。把整个系统分割成不同的功能模块,分别阐述了实现过程。 然后,基于Verilog HDL 设计出12位固点数据的Turbo编译码器以及仿真验证平台,与用Matlab语言设计的相同指标的浮点数据译码器进行性能比较,得到该设计的功能验证。 最后,研究了Tuxbo码译码器几项最新技术,如滑动窗译码,归一化处理,停止迭代技术结合流水线电路设计,将改进后的译码器与先前设计的译码器分别在ISE开发环境中针对目标器件xilinx Virtex-Ⅱ500进行电路综合,证实了这些改进技术能有效地提高译码器的吞吐量,减少译码时延和存储器面积从而降低功耗。
上传时间: 2013-04-24
上传用户:haohaoxuexi
基于FPGA的Turbo码编译码器实现基于FPGA的Turbo码编译码器实现
上传时间: 2013-06-12
上传用户:ippler8
通过对用硬件描述语言VHDL表示的某个专用部件(如中断控制器、差错控制码编码/译码器,此为译码器)的代码分析,构建它的逻辑结构,加深对相关部件设计技术的理解。 试验平台:MaxPlusII
上传时间: 2015-04-07
上传用户:lps11188
卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2
标签: Convolutional encoding decoding Viterbi
上传时间: 2013-12-21
上传用户:zjf3110
用VHDL实现卷积码编码,该码为(2.1.3)型卷积码。
上传时间: 2015-05-05
上传用户:Thuan
使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真
上传时间: 2013-12-16
上传用户:xuanchangri
matlab卷积码编译程序,有详细的中文注释,希望对你有所帮助。
上传时间: 2013-12-04
上传用户:hxy200501
通信卷积码的编码代码,用matlab语言实现。
上传时间: 2013-12-24
上传用户:hebmuljb
该文件夹为空时块码-卷积码级联系统的仿真程序,天线配置为2发2收。内附主要程序的用途说明.
上传时间: 2014-01-14
上传用户:rocketrevenge