可编程控制器PLC以抗扰性强、可靠性高和编程灵活等特点在工业上得到广泛应用，为了优化PLC系统设计，介绍一种基于MCS．51单片机的PLC仿真器，并给出了硬、软件设计与实现方法。编程设计主要包括监控主
上传时间： 2013-07-07
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AM超外差接收机的仿真:1．熟悉System View仿真软件的使用方法。2．掌握AM超外差收音机的工作原理，学习用System View元件库构建一个基本的AM超外差收音机系统。3．
上传时间： 2013-07-27
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MSP430USB仿真器制作资料+430JTAG简版仿真器+利尔达- 轻松制作MSP430 JTAG Adapter+制作的单面板的MSP430JTAG仿真器 几套430JTAG制作方案，做不好你找我........
上传时间： 2013-07-26
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应用EDA 技术仿真电子线路分析 摘 要 介绍了电子电路仿真软件Elect ronicsWo rkbench 在EDA 中的应用, 给出了仿真实
上传时间： 2013-07-27
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多功能EDA仿真/教学实验系统产品简介北京普立华电子科技有限公司研发部提供核心模块-单片机系统核心模块－CPLD核心模块－FP
上传时间： 2013-05-26
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本项目完成的是中国地面数字电视融合方案发端系统的FPGA设计与实现。采用Stratix系列的EP1S80F1020C5FPGA为基础构建了主硬件处理平台。系统中能量扩散、LDPC编码、符号交织、星座映射、同步PN头插入、3780点IFFTOFDM调制以及信号成形4倍插值滚降滤波器等都是基于FPGA硬件设计实现的。本文首先介绍了数字电视的发展现状，融合方案发端系统的整体结构以及FPGA设计的相关知识。第三章重点、详细地介绍了基于FPGA的融合方案发端系统除LDPC编码部分的各个模块的具体实现，并对级连后的整个系统的性能进行了仿真、分析和验证。第四章简要介绍了与融合方案发端系统结构类似的一个窄带LDPC解码-误码测试实验平台发端的FPGA设计，并对该测试平台的性能进行了分析验证。我在项目中完成的工作主要有： 1.阅读相关文献资料，了解中国地面数字电视融合方案的整体结构和原理。 2.制定了整个发端系统FPGA实现的框架以及各模块的接口定义。 3.完成了3780点IFFTOFDM的FPGA设计和验证。 4.完成了4倍插值169阶滚降滤波器的算法改进和FPGA设计与验证。 5.完成了整个融合方案系统的功能仿真、分析和验证。 6.完成了窄带LDPC解码-误码测试实验平台发端的FPGA设计以及仿真、验证。
上传时间： 2013-07-05
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自适应滤波器的硬件实现一直是自适应信号处理领域研究的热点。随着电子技术的发展，数字系统功能越来越强大，对器件的响应速度也提出更高的要求。 本文针对用通用DSP 芯片实现的自适应滤波器处理速度低和用HDL语言编写底层代码用FPGA实现的自适应滤波器开发效率低的缺点，提出了一种基于DSP Builder系统建模的设计方法。以随机2FSK信号作为研究对象，首先在matlab上编写了LMS去噪自适应滤波器的点M文件，改变自适应参数，进行了一系列的仿真，对算法迭代步长、滤波器的阶数与收敛速度和滤波精度进行了研究，得出了最佳自适应参数，即迭代步长μ=0.0057，滤波器阶数m=8，为硬件实现提供了参考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8阶2FSK信号去噪自适应滤波器的模型，结合多种EDA工具，在EPFlOKl00EQC208-1器件上设计出了最高数据处理速度为36.63MHz的8阶LMS自适应滤波器，其速度是文献[3]通过编写底层VHDL代码设计的8阶自适应滤波器数据处理速度7倍多，是文献[50]采用DSP通用处理器TMS320C54X设计的8阶自适应滤波器处理速度25倍多，开发效率和器件性能都得到了大大地提高，这种全新的设计理念与设计方法是EDA技术的前沿与发展方向。 最后，采用异步FIFO技术，设计了高速采样自适应滤波系统，完成了对双通道AD器件AD9238与自适应滤波器的高速匹配控制，在QuartusⅡ上进行了仿真，给出了系统硬件实现的原理框图，并将采样滤波控制器与异步FIF0集成到同一芯片上，既能有效降低高频可能引起的干扰又降低了系统的成本。
上传时间： 2013-06-01
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随着ASIC设计规模的增长，功能验证已成为整个开发周期的瓶颈。传统的基于软件模拟和硬件仿真的逻辑验证方法已难以满足应用的要求，基于FPGA组的原型验证方法能有效缩短系统的开发周期，可提供更快更全面的验证。由于FPGA芯片容量的增加跟不上ASIC设计规模的增长，单芯片已无法容纳整个设计，所以常常需要对设计进行逻辑分割，将子逻辑块映射到FPGA阵列中。 本文对逻辑验证系统的可配置互连结构和ASIC逻辑分割算法进行了深入的研究，提出了FPGA阵列的非对称可配置互连结构。与现有的对称互连结构相比，该结构能提供更多的互连通道，可实现对I/O数量、电平类型和互连路径的灵活配置。 本文对逻辑分割算法进行了较深入的研究。针对现有的两类分割算法存在的不足，提出并实现了基于设计模块的逻辑分割算法，该算法有三个重要特征：1)基于设计代码；2)以模块作为逻辑分割的最小单位；3)使用模块资源信息指导逻辑分割过程，避免了设计分割过程的盲目性，简化了逻辑分割过程。 本文还对并行逻辑分割方法进行了研究，提出了两种基于不同任务分配策略的并行分割算法，并对其进行了模拟和性能分析；验证了采用并行方案对ASIC逻辑进行分割和映射的可行性。 最后基于改进的芯片互连结构，使用原型系统验证方法对某一大规模ASIC设计进行了逻辑分割和功能验证。实验结果表明，使用改进后的FPGA阵列互连结构可以更方便和快捷地实现ASIC设计的分割和验证，不但能显著提高芯片间互连路径的利用率，而且能给逻辑分割乃至整个验证过程提供更好的支持，满足现在和将来大规模ASIC逻辑验证的需求。
上传时间： 2013-06-12
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可编程逻辑器件FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)越来越多的应用于数字信号处理领域，与传统的ASIC(专用集成电路)和DSP(数字信号处理器)相比，基于FPGA和CPLD实现的数字信号处理系统具有更高的实时性和可嵌入性，能够方便地实现系统的集成与功能扩展。 FFT的硬件结构主要包括蝶形处理器、存储单元、地址生成单元与控制单元。本文提出的算法在蝶形处理器内引入流水线结构，提高了FFT的运算速度。同时，流水线寄存器能够寄存蝶形运算中的公共项，这样在设计蝶形处理器时只用到了一个乘法器和两个加法器，降低了硬件电路的复杂度。 为了进一步提高FFT的运算速度，本文在深入研究各种乘法器算法的基础上，为蝶形处理器设计了一个并行乘法器。在实现该乘法器时，本文采用改进的布斯算法，用以减少部分积的个数。同时，使用华莱士树结构和4-2压缩器对部分积并行相加。 本文以32点复数FFT为例进行设计与逻辑综合。通过设计相应的存储单元，地址生成单元和控制单元完成FFT电路。电路的仿真结果与软件计算结果相符，证明了本文所提出的算法的正确性。 另外，本文还对设计结果提出了进一步的改进方案，在乘法器内加入一级流水线寄存器，使FFT的速度能够提高到当前速度的两倍，这在实时性要求较高的场合具有极高的实用价值。
上传时间： 2013-07-18
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本文将电路接口技术与硬件可编程技术相结合，提出了用可编程芯片来控制IDE硬盘进行高速数据记录，能够满足机载数据记录设备重量轻、容量大、速度快的要求。 论文对硬盘ATA接口标准进行了研究，对VHDL语言、现场可编程门阵列器件(FPGA)实现硬件电路的原理和方法进行了深入分析，在此基础上完成了基于FPGA的数据记录控制器的设计。文中选择了具有低功耗、低成本、高性能的FPGA芯片(型号为CycloneEP1C3T144C8)，将各功能模块级联成系统在该芯片上完成了控制器系统级的设计与仿真验证，验证结果表明了用FPGA实现高速数据记录控制器的可行性。所设计的VHDL代码经QuartusⅡ综合、布局布线、管脚分配后，在FPGA内部可以达到104.46Mhz的电路工作速度，FPGA与硬盘之间采用ATA接口的UltraDMA模式2传输方式，可以达到33.3MByte/s的突发数据传输率。文中对所用到的FPGA设计技术给予了详细说明，对各功能模块的设计给予了详细阐述，对关键设计给出了VHDL源代码，还讨论了FPGA设计中时序约束的作用，给出了本文所做时序约束的方法。 本文中所论述的工作对以后机载数据记录系统的设计具有重要的铺垫作用。文中在总结所做工作的同时，还对下一步工作提出了有益的建议。
上传时间： 2013-08-05
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