Verilog实现的DDS正弦信号发生器和测频测相模块 Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。... 📅 2013-08-28 👤 asdfasdfd Verilog DDS 正弦信号发生器 模块
基于FPGA的单总线(ONE-WIRE)协议的实现源代码. 基于FPGA的单总线(ONE-WIRE)协议的实现源代码.... 📅 2013-08-30 👤 wyc199288 ONE-WIRE FPGA 单总线 协议