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DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K...

📅 2013-12-26

使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频...

📅 2016-01-23

CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL...

📅 2014-01-07

任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy....

📅 2016-01-28

分频器，自己尝试编辑的，20和40分频，可以...

📅 2014-01-04

基于fpga和sopc的用VHDL语言编写的EDA数控分频器...

📅 2014-01-03

基于vhdl的数控分频器设计的源代码及仿真...

📅 2016-02-11

VHDL任意整数分频程序，只要讲n换成需要的数字就可以了！...

📅 2016-02-13

VHDL经典案例源码有至少20个经典案例,如:自动售货机,分频器...

📅 2013-12-01

一个简单的分频器代码,可以套用来作其他频率的分频...

📅 2014-06-18

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