DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签: signal_out signal_in DPLL 模
上传时间: 2013-12-26
上传用户:希酱大魔王
使用verilog编写分频器,包括奇分频和偶分频,可以进行任意奇偶分频
上传时间: 2016-01-23
上传用户:stvnash
任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
上传时间: 2016-01-28
上传用户:372825274
分频器,自己尝试编辑的,20和40分频,可以
标签: 分频器
上传时间: 2014-01-03
上传用户:梧桐
基于fpga和sopc的用VHDL语言编写的EDA数控分频器
上传时间: 2014-01-03
上传用户:yan2267246
基于vhdl的数控分频器设计的源代码及仿真
上传时间: 2016-02-10
上传用户:410805624
VHDL经典案例源码 有至少20个经典案例,如:自动售货机,分频器
上传时间: 2013-12-01
上传用户:独孤求源
一个简单的分频器代码,可以套用来作其他频率的分频
上传时间: 2014-06-18
上传用户:330402686
用CD4013双D触发器做的脉冲4分频器,以及单键触模式灯开关介绍,只用一个触摸电极片,就能完成开灯和关灯,以及多个触摸式开关电路举例
上传时间: 2016-02-29
上传用户:开怀常笑
基于VHDL的分频器设计,这是源码希望对大家有用。
上传时间: 2014-01-25
上传用户:watch100