分频器
共 250 篇文章
分频器 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 250 篇文章，持续更新中。
基于FPGA的通用可控分频器的设计
想要快速实现可配置的分频功能？本资源提供基于FPGA的通用可控分频器设计方案，解决时钟信号调节中的灵活性与稳定性难题，适合数字系统设计与硬件开发人员参考。
FPGA分频器设计
基于FPGA的分频器设计实现奇偶分频及特殊分频方式，采用Verilog硬件描述语言构建高效时序逻辑，支持灵活配置与稳定输出。适用于数字系统时钟管理场景。
音箱必备多功能计算器软件
音箱必备多功能计算器软件,LM317,分频器参数计算等。。。
占空比百分之五十三分频器
verilog三分频占空比50%，有波形图。
EDA实验分频器设计
完成一个用FPGA实现的分频器设计，附有VHDL源代码
eda实验
eda实验要求的分频器设计，VHDL语言
FPGA分频器
一个简单的FPGA Verilog 分频器，内有详细的注释，对中文初学者很有益啊！希望能对大家有帮助！
多功能数字钟设计
内容：多功能数字钟设计
基本要求：1）由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲。
2）秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器。
3）计数出现误差可用校时电路进行校时、校分、校秒。
扩展要求：4）具有可整点报时与定时闹钟的功能。
分频器
分频器，可应用于数字钟中的时分的分频。也可以作为单个的分频器
时钟分频器clk2scl.rar
时钟分频器clk2scl.rar，很简单，很明了，看看就知道！
CPLD_FENPIN
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。
足球倒计时论文
摘要：本电路通过555与组成的多谐振荡器产生一定频率的脉冲信号，经分频器分频输出标准的秒脉冲信号，送往倒计时电路，计时电路的秒计时、分计时。输出则送往译码显示电路，显示出当前时间。此外电路还有报警电路。
FPGA论文34
一种基于FPGA的分频器实现。。。。。。。。。。。
呵呵
基于FPGA的多种分频器的设计的文献资料
PIC单片机在微波炉中的应用
PIC系列单片机是美国Microchip公司推出的新一代消费类单片机,其特点是:体积小、功耗低、驱动电流大、性能价格比高.本文主要介绍PIC16C57单片机在微波炉中的应用.该单片机采用28脚DIP/SOIC/SSOP封装,内部有2KB一次可编程(OTP)的ROM、80字节的RAM、20个I/O口、上电自动复位电路、软件使能看门狗定时器(WDT)、可编程8位预分频器和可编程8位定时/计数器(RTC
分频器设计
用verilog设计的分频器，占空比是非1:1的
分频器1（计数器实现）
本例程为简易分频器(用计数器采集外部脉冲)。实验前，请用排线（杜邦线）将TX-1C学习板的P1^0管脚与P3^5(T1)管脚相连。因为P1^0用来模拟外界波形输入，它提供周期为100ms的方波，与T1管脚相连后，T1可对其进行周期计数。程序中的变量TL1决定着分频系数，其值乘以2即为分频系数。改变其值可以得到相应的分频输出波形（方波）。P1^1为输出管脚，将其连接示波器可以看到分频后的波形。
分频器2（外部中断实现）
本例程为简易分频器。实验前，请用排线（杜邦线）将TX-1C学习板的P1^0管脚与P3^2(INT0)管脚相连。因为P1^0用来模拟外界波形输入，它提供周期为100ms的方波，与T1管脚相连后，T1可对其进行周期计数。程序中的变量pp决定着分频系数，其值乘以2即为分频系数。改变其值可以得到相应的分频输出波形（方波）。P1^1为输出管脚，将其连接示波器可以看到分频后的波形
集成电路CD系列之CD4026B
英文描述： CMOS DECADE COUNTERS/DIVIDERS
中文描述： 十年的CMOS计数器/分频器
集成电路CD系列之CD4017
英文描述： Decade Counter/Divider with 10 Decoded Outputs . Divide-by-8 Counter/Divider with 8 Decoded Outputs
中文描述： 十年计数器/ 10解码输出分频器。分频8计数器/ 8解码输出分频器