该模块为分频器
该模块为分频器,将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上,该源码可以实现任意整数的分频,主要让N的值设置好相应的数字...
该模块为分频器,将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上,该源码可以实现任意整数的分频,主要让N的值设置好相应的数字...
利用VHDL语言描述的5分频器(改变程序中m1,m2值,可作为任意奇数分频器)...
任意小数分频器产生原理,及详细说明文档,任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)...
以C语言来实现DPSK(差分频移键控)的调制与解调...
实用的任意时钟分频Verilog代码 可以任意分频的!...