用vhdl实现的分频器
用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制...
分线器技术资料
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摘 要： 本文件是AD测试实验；使用外部22.1184MHz晶振,将跳线器JP3短接 * 功能：开机显示"铭朗科技，WWW.MLARM.COM"信息，为待机界面。定义 A ~ F 为功能...
文件是I2C总线读写测试程序；将跳线器JP6短接
文件是I2C总线读写测试程序；将跳线器JP6短接，使用外部22.1184MHz晶振. * 功能：定义 0 ~ 9 键为数字键， A ~ F 为功能键。按 A 键后，可按0 ~ 9 数字键， * 从零地址开始存储该键值，并送LED数码管上显示该键值。按 B 键后，从零地 * 址开始读...
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这...
一个可实现多倍（次）分频器VHDL源代码设计
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