AD633 器件资料---------------- 四象限模拟乘法器，需要的都来下吧
上传时间： 2014-01-20
上传用户：小鹏
1. 计算器实现的功能 （1）整数的加、减、乘、除运算； （2）小数的加、减运算，包含小数加、减整数； （3）运算出错后报错，并重新开始。 （4）LED显示输出 2. 运算状态下，报错的几种情况（按‘=’后重新开始） （1）应该输入数字时，按符号，即第一个输入的数字是符号； （2）两数之和大于四位数； （3）两数之差为负数； （4）乘法的结果大于四位数； （5）除法的除数是零； （6）运算小数乘法； （7）运算小数除法。
上传时间： 2016-07-08
上传用户：磊子226
在算法级对用多进程实现移位加法器，已经验证
上传时间： 2014-09-02
上传用户：秦莞尔w
用VHDL语言实现的除法器，可以处理非整除运算。精度0.004
上传时间： 2014-01-26
上传用户：kr770906
计算器的源代码,可以用来计算简单的加减乘法和除法
上传时间： 2013-12-25
上传用户：busterman
用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
上传时间： 2016-07-12
上传用户：英雄
booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder
上传时间： 2014-01-16
上传用户：努力努力再努力
脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
标签： Digit-Serial Systolic 脉动 乘法器
上传时间： 2014-11-24
上传用户：youth25
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
VHDL的一些实例。 有加法器。存储器之类的。基本模块
上传时间： 2014-01-15
上传用户：zm7516678
