简单明了的VHDL程序实现24小时计时时钟！
上传时间： 2013-10-19
上传用户：ikemada
赛灵思spartan6系列FPGA片内资源设计指导
上传时间： 2013-10-28
上传用户：hahayou
04_Altera_CPLD的资源优化
标签： Altera_CPLD 资源
上传时间： 2013-11-16
上传用户：wtrl
03_Altera_FPGA的资源优化
标签： Altera_FPGA 资源
上传时间： 2013-11-21
上传用户：dumplin9
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
上传用户：eastimage
提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。
上传时间： 2014-12-28
上传用户：498732662
摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-11-06
上传用户：smallfish
IDC和ISP接入资源管理平台技术要求和接口规范
上传时间： 2013-12-20
上传用户：18165383642
linux内核资源
上传时间： 2014-12-30
上传用户：aix008
Android的开发环境及开发资源
上传时间： 2013-11-15
上传用户：xinshou123456
