用VHDL语言实现半加器。已经通过编译和仿真
上传时间: 2013-12-30
上传用户:cc1915
CD4000 双3输入端或非门+单非门 TI CD4001 四2输入端或非门 HIT/NSC/TI/GOL 双4输入端或非门 NSC CD4006 18位串入/串出移位寄存器 NSC CD4007 双互补对加反相器 NSC CD4008 4位超前进位全加器 NSC CD4009 六反相缓冲/变换器 NSC CD4010 六同相缓冲/变换器 NSC CD4011 四2输入端与非门 HIT/TI CD4012 双4输入端与非门 NSC CD4013 双主-从D型触发器 FSC/NSC/TOS CD4014 8位串入/并入-串出移位寄存器 NSC CD4015 双4位串入/并出移位寄存器 TI CD4016 四传输门 FSC/TI CD4017 十进制计数/分配器 FSC/TI/MOT CD4018 可预制1/N计数器 NSC/MOT
上传时间: 2017-07-19
上传用户:lx9076
EDA 全减器 包括半减器
上传时间: 2014-10-10
上传用户:561596
【例 3.1】4 位全加器
标签: Verilog
上传时间: 2013-12-11
上传用户:zsjzc
MODELSIM 环境下的Verilog 源代码,实现全加器功能
上传时间: 2015-06-10
上传用户:sardinescn
实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。
标签: 实验
上传时间: 2013-12-25
上传用户:从此走出阴霾
本程序以Modelsim为开发平台,采用VHDL为开发语言,实现了简单的全加器.适合初学Modelsim的同行
上传时间: 2013-12-27
上传用户:haohaoxuexi
10个VHDL程序实例,包括加法器,全加器、函数发生器,选择器等。
上传时间: 2014-01-04
上传用户:417313137
2级流水线,使用4元件实现的22位全加器的VHDL语言实现,适用于altera的FPGA
标签: 流水线
上传时间: 2016-01-27
上传用户:ayfeixiao
3级流水线,含4元件的22位全加器的VHDL语言实现,适用于altera系列的FPGA
标签: 流水线
上传时间: 2016-01-27
上传用户:cc1915