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元件库

  • MDK环境下利用STM32库V3.5创建工程的方法

    MDK环境下利用STM32库V3.5创建工程的方法:

    标签: MDK 3.5 STM 32

    上传时间: 2013-10-15

    上传用户:erkuizhang

  • orcad无法输出网表问题解决方法

    ORCAD在使用的时候总会出现这样或那样的问题…但下这个问题比较奇怪…在ORCAD中无法输出网表…弹出下面的错误….这种问题很是奇怪…Netlist Format: tango.dllDesign Name: D:\EDA_PROJECT\PROTEL99SE\YK\SV3200\MAIN.DSNERROR [NET0021] Cannot get part.[FMT0024] Ref-des not found. Possible Logical/Physical annotation conflict.[FMT0018] Errors processing intermediate file找了一天没找到问题…终于在花了N多时间后发现问题所在…其实这个问题就是不要使用ORCAD PSPICE 库里面的元件来画电路图…实际中我是用了PSPICE里面和自己制作的二种电阻和电容混合在一起…就会出现这种问题…

    标签: orcad 无法输出 网表

    上传时间: 2013-11-21

    上传用户:zaocan888

  • c、c++类库详解I大全(全中文版)

    c、c++类库的各种用法介绍!!

    标签:

    上传时间: 2013-10-13

    上传用户:yczrl

  • MPLAB C18函数库(中文资料)

    PIC库函数,可以帮助快速开发程序

    标签: MPLAB C18 函数库

    上传时间: 2013-10-23

    上传用户:klin3139

  • 18b20库函数

    18B20库函数

    标签: 18b20 库函数

    上传时间: 2013-11-22

    上传用户:tom_man2008

  • C语言库函数手册

    C语言库函数手册

    标签: C语言 库函数

    上传时间: 2013-12-27

    上传用户:hanli8870

  • Protel99SE加库工具WIN7 64可用提供使用方法

    Protel99加库工具,免费的,我的win7 64可用,包括SCH和PCB,只说了PCB加库方法,SCH类似而且还可以查找加库法

    标签: Protel WIN7 99 SE

    上传时间: 2013-10-14

    上传用户:雨出惊人love

  • PCB版图设计报告--负反馈放大电路PCB设计

    Altium designer简介        Altium Designer 提供了唯一一款统一的应用方案,其综合电子产品一体化开发所需的所有必须技术和功能。Altium Designer 在单一设计环境中集成板级和FPGA系统设计、基于FPGA和分立处理器的嵌入式软件开发以及PCB版图设计、编辑和制造。并集成了现代设计数据管理功能,使得Altium Designer成为电子产品开发的完整解决方案-一个既满足当前,也满足未来开发需求的解决方案。 一、实验目的      1.了解并学会运用Altium designer软件绘制简单PCB      2.会运用Alitum designer软件设计库元件      3.掌握印刷电路板布线流程      4.掌握印刷电路板设计的基本原则 二、设计内容      1.要求用Alitum designer软件画出电路原理图      2.按照所画原理图自动生成PCB版图      3.会自己设计元件和库 三、实验步骤(负反馈放大器PCB设计)      1、新建工程、为工程添加项目:在D盘新建一个自己的文件夹重命名为ffk,运行Alitum designer软件,然后单击文件/新建/工程/PCB工程,然后右击所建的PCB工程选择给工程添加原理图,然后添加PCB,建完PCB工程保存工程到D/ffk内,保存时三个文件都命名为ffk.扩展名      2、画原理图:在原理图窗口画出所要画的PCB原理图,本次实验所画电路图如图1:

    标签: PCB 版图设计 报告 放大电路

    上传时间: 2013-11-05

    上传用户:hebanlian

  • Protues元件中英文对照

    Protues元件中英文对照。

    标签: Protues 元件 中英文对照

    上传时间: 2013-10-30

    上传用户:小宝爱考拉

  • 如何仿真IP核(建立modelsim仿真库完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有两个文件对我们比较有用,假设生成了一个 asyn_fifo 的核,则asyn_fifo.veo 给出了例化该核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是该核的行为模型,主要调用了 xilinx 行为模型库的模块,仿真时该文件也要加入工程。(在 ISE中点中该核,在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件)。如下图所示。

    标签: modelsim 仿真 IP核 仿真库

    上传时间: 2013-10-20

    上传用户:lingfei