USB-PD快充和Type-C测试方案USB-PD（Power Delivery）是基于USB Type-C的供电标准，最大功率可达100W虽然USB-PD快充越来越热，但行业内并没有针对快充的测试工具，ZLG致远电子正式发布USB-PD测试方案，并提供免费上门测试！1、USB Type-C简介Type-C是USB接口的一种形式，不分正反两面均可插入，支持USB标准的充电、数据传输、视频传输、音频传输、显示输出等功能。支持USB-PD后则可实现高达100W的电源供电。本文涉及的USB-PD就是通过Type-C的“配置通道引脚CC'（图1）进行通讯的。USB-PD物理层使用单线通讯（Type-C配置通道CO，为了增强抗干扰能力并均衡直流分量，发送协议数据时，物理层先使用4b/5b编码对数据进行转换，再使用双相标记编码（BMO对数据流进行二次转换，最终将信号输出到CC线上。接收的过程和发送的过程相反，具体过程如图2所示。发送者或接收者通常为 USB PD控制器或微处理器。对USB-PD协议进行分析时，只能通过CC线上传输的信号，其分析过程其实就类似于接收者的行为。
上传时间： 2022-06-24
上传用户：d1997wayne
一.SPI总线简介串行外围设备接口SPI（serial peripheral interface）总线技术是Motorola公司推出的一种同步串行接口。SPI用于CPU与各种外围器件进行全双工、同步串行通讯。它只需四条线就可以完成MCU与各种外围器件的通讯，这四条线是：串行时钟线（CSK、主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、低电平有效从机选择线CS。当SPI工作时，在移位寄存器中的数据逐位从输出引脚（MOSl）输出（高位在前），同时从输入引脚（MISO）接收的数据逐位移到移位寄存器（高位在前）。发送一个字节后，从另一个外围器件接收的字节数据进入移位寄存器中。即完成一个字节数据传输的实质是两个器件寄存器内容的交换。主SPI的时钟信号（SC）使传输同步。其典型系统框图如下图所示。
上传时间： 2022-06-25
上传用户：
1.CS8900A简介CS8900A集成了构建一个完整的以太网电路所需的全部模拟和数字电路，是一种真正的单芯片、全双工以太网解决方案。它的主要功能模块包括：■直接ISA总线接口■802.3MAC引擎■集成的缓冲寄存器■串行EEPROM接口■完整的模拟前端（包括10BASE-T和AUI）2.CS8900A配置正常运行时，CS8900A执行两种基本的功能：以太网数据包的发送和接收。在使用这两种基本功能前，必须对CS8900A进行适当的配置。CS8900A的配置工作在上电或者复位时进行，通过向其内部的配置和控制寄存器写入不同的参数来实现。以下7种情况会引起CS8900A内部寄存器和电路的复位：■外部复位：RESET引脚拉高至少400ns■上电复位：上电时复位，直至Vcc达到约2.5V以上时跳出复位■掉电复位：供电电压下降到低于约2.5V时复位，直至重新恢复至约2.5V以上时跳出复位EEPROM复位：检测到EEPROM校验和错误时复位
上传时间： 2022-06-25
上传用户：
1.特色（CY7C68013A/14A/15A/16A）■USB 2.0USB IF 高速性能且经过认证（TID#40460272）■单芯片集成USB2.0收发器、智能串行接口引擎（SIE）和增强型8051微处理器■适用性、外观和功能均与FX2兼容a引脚兼容口目标代码兼容a功能兼容（FX2LP是超集）■超低功耗：lcc在任何模式下都不超过85mA a适合总线和电池供电的应用软件：8051代码运行介质：3内部RAM，通过USB下载口内部RAM，从EEPROM加载口外部存储设备（128引脚封装）■16K字节片上代码/数据RAM■四个可编程的BULK/INTERRUPT/ISOCHRONOUS 端点口缓冲区大小选项：两倍，三倍，四倍■附加的可编程（BULK/INTERRUPT）64位端点■8位或16位外部数据接口■可生成智能介质标准错误校正码ECC
标签： usb
上传时间： 2022-06-25
上传用户：zhaiyawei
GPIB为PC机与可编程仪器之间的连接系统定义了电气、机械、功能和软件特性。在自动测试领域中，GPIB通用接口是测试仪器常用的接口方式，具有一定的优势。通过GPIB组建自动测试系统方便且费用低廉。而GPIB控制芯片是自动测试系统中的关键芯片。目前，此类芯片只有国外少数公司生产，不仅价格昂贵，而且购买不便。因此，GPIB接口芯片的国产化、自主化对我国的自动测试产业具有重大的意义。本文通过对IEEE-488协议的理解与裁减，定义了一款包含具有讲者，听者，控者三个功能的GPIB接口控制规范。采用标准数字IC设计流程，对协议状态机化简后，进行了RTL级的Verilog编码设计，基于FPGA进行了原型验证。根据需要，对芯片的内部进行了时钟门控处理来降低功耗。采用芯片引脚复用和JTAG测试原理，对芯片内部增加了测试电路，方便了内部状态的测试，实现了可测试性设计。该芯片的工作时钟频率为8MHz，通过Synopsys的工具DC对源代码进行了综合；使用PT对设计进行了静态时序分析；采用Cadence公司的Silicon Ensemble对综合后的网表进行了版图设计，对芯片内部的电源网络和时钟树做了特殊处理，在国外的某5V0.5/m标准数字单元库下进行了mapping，芯片规模10万门左右，裸片面积为1.5mm×1.7mm。
上传时间： 2022-06-25
上传用户：zhaiyawei
随着计算机技术的快速发展，USB移动存储设备的使用已经非常普遍，因此在，些需要转存数据的设备、仪器上使用USB移动存储设备接口的芯片便相继产生了，CH375就是其中之一，它是一个USB总线的通用接口芯片，支持HOS T主机方式和SLAVE设备方式。在本地端，CH375具有8位数据总线和读、写、片选控制线以及中断输出，可以方便地挂接到单片机/DSP/MCU等控制器的系统总线上。在USB主机方式下，CH375还提供了串行通信方式，通过串行输入、串行输出和中断输出与单片机/DSP/MCU等相连接.CH375的USB主机方式支持各种常用的USB全速设备，外部单片机/DSP/MCU可以通过CH375按照相应的USB协议与USB设备通信。CH375芯片内部结构1内部结构&n bsp；CH375芯片内部集成了PLL倍频器、主从USB接口SIE、数据缓冰区、被动并行接口、异步串行接口、命令解释器、控制传输的协议处理器、通用的周件程序等，CH375芯片引脚排列如图1所示。2内部物理端点CH375芯片内部具有7个物理端点。端点0是默认端点，支持上传和下传，上传和下传缓冲区各是8B：端点1包括上传端点和下传端点，上传和下传缓冲区各是8B，上传端点的端点号是81H，下传端点的端点号是01H：端点2包括上传端点和下传端点，上传和下传缓冲区各是64B，上传端点的端点号是82H，下传端点的端点号是02H.
上传时间： 2022-06-26
上传用户：
一般的通信中，硬件抗干扰措施只能尽量减小误码的概率，而不可能绝对消除误码，对于一般个别位的误码，采取适当的辅助措施后，可以不影响实用。然而，如果一次性的干扰使得通信进入不正常状态而无法恢复，那就是严重的问题，不得不特别对待。在普通单片机的同步串行通信中，从机一方完全依靠主机提供的位同步时钟来工作，没有单独的“群同步”机制。因此一旦时钟信号线上出现干扰，有可能使从机的位计数发生差错，结果是从机一方的字节界限和主机一方发生错位。这种错位会一直持续下去，无法恢复，造成恶性后果。大多数的应用程序中，数据传输中间的空闲时间往往较长，因而在这一段时间中，时钟信号线上受到干扰的可能性也相对较大。还有，如果主机和从机程序不同时开始加电运行，也有可能一开始字节界限就有错位.本文介绍一种在AVR单片机SPI主从式通信中较彻底消除字节错位的设计方法。其思想是：通过联络信号实现群同步，而联络信号可以直接利用AVR的SS引脚。1 AVR的SS引脚AVR单片机SPI通信接口有四个引脚：MOSI 主机用作数据输出，从机用作数据输入；MISO 主机用作数据输入，从机用作数据输出：SCK 同步时钟信号；ss从机选择。
上传时间： 2022-06-27
上传用户：
STM32Cubel是STM32系列单片机初始化代码工程生成工具。我们可以用它搜索选择满足我们需求的芯片，用它配置芯片外设引脚和功能，用它配置使用如LWIR FAT32 FreeRTOS等第三方软件系统，还可以用它做功耗评估。STM32CubeMx不仅能生成初始化代码工程，也能生成引脚配置信息的pdf和txt 文档，方便查阅和设计原理图。一—我相信STM32Cube的强大会使玩过它的人赞不绝口，毅然决然地放弃使用标准库，转而使用基于HAL库的它和HAL库。下面就开始介绍STM32Cubel的使用：一、打开软件后的界面，如下。这里主要介绍“Help”菜单。“Updater Setings”可以设置下载的固件库及其解压文件的存放位置，这样就可以找到软件下载的固件库到底存放到哪了。“Install New Libraries”可以检查并下载固件库和软件更新情况，以及历史版本，也可以手动导入固件库。二、点击“New Projet”进入芯片选择界面。这里选择STM32F407ZGT因为我的开发板是这个型号）。
标签： stm32
上传时间： 2022-06-29
上传用户：
stm32f103rct6的原理图，给出了stm32f103rct6的每个引脚作用。
标签： stm32
上传时间： 2022-06-29
上传用户：d1997wayne
SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈。过去主要用于光纤通信的串行通信技术——SERDES正在取代传统并行总线而成为高速接口技术的主流。本文阐述了介绍SERDES的架构、关键技术、SERDES硬件设计要点以及测试方法。
上传时间： 2022-06-30
上传用户：
