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作动器

  • 基于MCS 51单片机的PLC仿真器

    可编程控制器PLC以抗扰性强、可靠性高和编程灵活等特点在工业上得到广泛应用,为了优化PLC系统设计,介绍一种基于MCS.51单片机的PLC仿真器,并给出了硬、软件设计与实现方法。编程设计主要包括监控主

    标签: MCS PLC 51单片机 仿真器

    上传时间: 2013-07-07

    上传用户:yzhl1988

  • EDA卷积码编解码器实现技术

    EDA卷积码编解码器实现技术针对某扩频通信系统数据纠错编码的需要, 构造并分析了(2 , 1 , 6) 卷积码编解码器的基本工作原理, 提出了基于MAX +

    标签: EDA 卷积码 编解码器 实现技术

    上传时间: 2013-07-18

    上传用户:ynwbosss

  • 软PLC程序编辑器中功能块的设计与实现

    本文分析了目前软PLC 编辑器中功能块编程的不足,提出了使用面向对象的概念来设计功能块图的方法。通过研究软PLC 开发系统和编译系统的模型,详细讨论了PLC 梯形图中图元的设计方法,并基于此方

    标签: PLC 程序 功能块

    上传时间: 2013-06-21

    上传用户:allen-zhao123

  • 太阳能电池光伏并网逆变器

    光伏并网逆变器是将太阳能电池所输出的直流电转换成符合公共电网要求的交流电并送入电网的设备。按照不同的标准光伏并网逆变器的拓扑结构分为很多种,本文介绍了一种工频隔离型光伏并网逆变器

    标签: 太阳能电池 光伏并网 逆变器

    上传时间: 2013-08-02

    上传用户:baiom

  • RS(255,223)译码器的FPGA实现及其性能测试

      本课题首先研究了常规的RS译码器的算法,确定在关键方程的计算中采用一种新改进的BM算法,然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器,通过这些优化方法提高了RS译码器的速度,减少了译码延时和硬件资源使用,最后利用VHDL硬件描述语言在FPGA上实现了流水线处理的RS(255,223)译码器。   本课题实现的RS(255,223)硬件译码器的性能在国内具有领先水平,对我国以后航天项目高速数据传输系统的设计有着很大的意义。 

    标签: FPGA 255 223 译码器

    上传时间: 2013-06-29

    上传用户:gokk

  • 全并行Viterbi译码器的FPGA实现

      本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究,并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。  首先介绍了卷积码及Viterbi译码算法的基本原理,并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法,对这些算法的硬件结构设计进行优化并利用FPGA实现,而后在QuartusⅡ平台上对各模块的实现进行仿真以及在Matlab平台上对结果进行验证。最后给出Viterbi译码模块应用在实际系统上的误码率测试性能结果。  测试结果表明,系统的误码率达到了工程标准的要求,从而验证了译码器设计的可靠性,同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合。

    标签: Viterbi FPGA 并行 译码器

    上传时间: 2013-07-30

    上传用户:13913148949

  • 基于运动补偿的去隔行系统的研究与FPGA设计

    本文采用基于运动补偿的算法,对去隔行系统及其FPGA设计作了深入的研究.该系统包括三个关键模块运动估计模块是去隔行系统的设计重点,设计为双向运动估计,采用菱形快速搜索算法,主要分为计算和控制两大部分.计算部分为SAD计算模块,采用累加树和流水线技术;控制部分根据菱形搜索算法的第三步搜索的特点,对比较模块、SAD暂存器等模块做了具体的设计.对于运动补偿模块采用双向补偿的算法,补偿精度为半像素.根据半像素点的位置将运动补偿计算分为四个状态,并通过对四个状态计算特点的分析设计了加法器的结构复用.同时基于视频数据处理的需要,设计了四个具有双体存储结构的内部缓存器,由FPGA内部的嵌入式阵列块实现.根据运动估计模块和运动补偿模块的计算特点,分别对缓存器的结构、读写时序和列序号控制进行设计,有效提高了数据的存取效率.本文对于这三个去隔行系统的关键模块都给出了RTL级设计和模块的功能仿真,并在最后一章中给出了去隔行系统的FPGA设计.

    标签: FPGA 补偿 去隔行

    上传时间: 2013-06-11

    上传用户:han_zh

  • 传输流复用器的FPGA建模与实现

    数字电视近年来飞速发展,它最终取代模拟电视是一个必然趋势。可编程逻辑技术以及EDA技术的升温也带来了电子系统设计的巨大变革。本论文将迅速发展的FPGA技术应用于数字电视系统中,研究探讨了数字电视前端系统中的关键设备——传输流复用器的FPGA建模和实现,以及相关的关键技术。本论文首先介绍了数字电视的发展现状和前景,概述了数字电视前端系统的组成结构与关键技术,以及可编程逻辑技术的发展和优势。然后介绍了数字电视系统中的重要标准MPEG-2以及传输流复用器的原理和系统结构,并且从理论上阐述了复用器设计的关键技术:PSI重组和PCR调整。接着详细说明了如何运用创新思路,采用独特的硬件架构在一片FPGA上实现整个复用器的软件和硬件系统的方案,并且举例说明了复用器硬件逻辑设计中所运用的几个FPGA设计技巧。最后对本文进行总结,并提出了数字电视系统中复用器设备未来发展的设想。本文中介绍的基于SOPC的硬件复用器设计方案,将系统的软件和硬件集成在一款Altera公司新推出的低成本高密度cyclone系列FPGA上,并且将FPGA设计技巧运用于复用器的硬件逻辑设计中。整个设计方案不但简化了系统设计,而且实现了稳定,高速,低成本,可扩展性强的复用器系统。

    标签: FPGA 传输流 复用器 建模

    上传时间: 2013-06-02

    上传用户:gtzj

  • 基于FPGA的8051 IP核的设计

    本文探索了自主系统CPU设计方法和经验,同时对80C51产品进行了必要的改进。 文章采用XILINX公司的Virtex-ⅡPro系列FPGA芯片,在相关EDA软件平台的支持下进行基于FPGA的8051芯片的设计。在已公开的8051源代码的基础上,对其中的程序存储器、指令存储器做了较大幅度的修改,增加了定时器、串行收发器的软件编写,VerilogHDL语句共6000余行(见附录光盘)。在设计中笔者特别的注意了源代码中组合逻辑循环的去除,时序设计中合理确定建立时间和保持时间,保证了工作频率的提高(工作频率由12MHz提高到约30MHz),串行收发器的下载实验验证了该模块频率的提高。对设计高频CPU提供了有益的借鉴。本文利用Modelsim进行了功能仿真和后仿真,利用Synplify进行了综合,仿真和综合结果达到了设计的预期要求,并为下载和组成系统作了准备工作(设计了外围电路的PCB板图)。

    标签: FPGA 8051 IP核

    上传时间: 2013-06-28

    上传用户:梧桐

  • 基于FPGA的数字化调频DDS系统设计

    频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。目前,常用的频率合成技术有直接式频率合成,锁相频率合成和直接数字频率合成(DDS)。本次设计是利用FPGA完成一个DDS系统并利用该系统实现模拟信号的数字化调频。 DDS是把一系列数字量形式的信号通过D/A转换形成模拟量形式的信号的合成技术。主要是利用高速存储器作查寻表,然后通过高速D/A转换器产生已经用数字形式存入的正弦波(或其他任意波形)。一个典型的DDS系统应包括:相位累加器,可在时钟的控制下完成相位的累加;相位码—幅度码转换电路,一般由ROM实现;DA转换电路,将数字形式的幅度码转换成模拟信号。DDS系统可以很方便地获得频率分辨率很精细且相位连续的信号,也可以通过改变相位字改变信号的相位,因此也广泛用于数字调频和调相。本次数字化调频的基本思想是利用AD转换电路将模拟信号转换成数字信号,同时用该数字信号与一个固定的频率字累加,形成一个受模拟信号幅度控制的频率字,从而获得一个频率受模拟信号的幅度控制的正弦波,即实现了调频。该DDS数字化调频方案的硬件系统是以FPGA为核心实现的。使用Altera公司的ACEX1K系列FPGA,整个系统由VHDL语言编程,开发软件为MAX+PLUSⅡ。经过实际测试,该系统在频率较低时与理论值完全符合,但在高频时,受器件速度的限制,波形有较大的失真。

    标签: FPGA DDS 数字化 调频

    上传时间: 2013-06-14

    上传用户:ljt101007