JPEG2000是由ISO/ITU-T组织下的IECJTC1/SC29/WG1小组制定的下一代静止图像压缩标准，其优良的压缩特性使得它将具有广泛的应用领域。JPEG2000算法非常复杂，图像编码过程占用了大量的处理器时间开销和内存开销，因而通过对JPEG2000算法进行优化并采用硬件电路来实现JPEG2000标准的部分或全部内容，对加快编码速度从而扩展其应用领域有重要的意义。 本文的研究主要包括两方面的内容，其一是JPEG2000算术编码器算法的研究与硬件设计，其二是JPEG2000码率控制算法的研究与优化算法的设计。在研究算术编码器过程中，首先研究了JPEG2000中基于上下文的MQ算术编码器的编码原理和编码流程，之后采用有限状态机和二级流水线技术，并在不影响关键路径的情况下通过对算术编码步骤优化采用硬件描述语言对算术编码器进行了设计，并通过了功能仿真与综合。实验证明该设计不但编码速度快，而且流水线短，硬件设计的复杂度低且易于控制。 在研究码率控制算法过程中，首先结合率失真理论建立了算法的数学模型，并验证了该算法的有效性，之后深入分析了该数学模型的实现流程，找出影响算法效率的关键路径。在对算法优化时采用黄金分割点算法代替原来的二分查找法，并使用了码块R-D斜率最值记忆和码率误差控制算法。实验证明，采用优化算法在增加少量系统资源的情况下使得计算效率提高了60％以上。之后，分析了率失真理论与JPEG2000中PCRD-opt算法的具体实现，又提出了一种失真更低的比特分配方案，即按照“失真/码长”值从大到小通道编码顺序进行编码，通过对该算法的仿真验证，得出在固定码率条件下新算法将产生更少的失真。
上传时间： 2013-07-13
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FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特性和瞬态特性；并给出了电荷泵锁相环器件参数的计算表达式。其次，研究了环形振荡器和锁相环的相位噪声特性。由于噪声性能是时钟发生器设计中的关键指标，本工作对此进行了较为详细的分析。相位噪声和抖动是衡量时钟信号的两个主要指标。文中从理论上推导了一阶锁相环的噪声特性，并建立了由噪声分析抖动和由抖动分析噪声的解析表达式关系，并讨论了环路低噪声设计的基本原则。在前面讨论和分析的基础上，利用Hynix0.35umCMOS工艺设计了200MHz电荷泵锁相环时钟发生器，并进行了仿真。设计中环形振荡器的延迟单元采用replica偏置结构，把延迟单元输出摆幅限定在确定范围，尾电流源采用cascode结构，增强电路对电源和衬底噪声的抑制作用。通过增加限流管，改善电荷泵中的开关的非理想特性。
上传时间： 2013-04-24
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随着电信数据传输对速率和带宽的要求变得越来越迫切,原有建成的网络是基于话音传输业务的网络,已不能适应当前的需求.而建设新的宽带网络需要相当大的投资且建设工期长,无法满足特定客户对高速数据传输的近期需求.反向复用技术是把一个单一的高速数据流在发送端拆散并放在两个或者多个低速数据链路上进行传输,在接收端再还原为高速数据流.该文提出一种基于FPGA的多路E1反向复用传输芯片的设计方案,使用四个E1构成高速数据的透明传输通道,支持E1线路间最大相对延迟64ms,通过链路容量调整机制,可以动态添加或删除某条E1链路,实现灵活、高效的利用现有网络实现视频、数据等高速数据的传输,能够节省带宽资源,降低成本,满足客户的需求.系统分为发送和接收两部分.发送电路实现四路E1的成帧操作,数据拆分采用线路循环与帧间插相结合的方法,A路插满一帧(30时隙)后,转入B路E1间插数据,依此类推,循环间插所有的数据.接收电路进行HDB3解码,帧同步定位(子帧同步和复帧同步),线路延迟判断,FIFO和SDRAM实现多路数据的对齐,最后按照约定的高速数据流的帧格式输出数据.整个数字电路采用Verilog硬件描述语言设计,通过前仿真和后仿真的验证.以30万门的FPGA器件作为硬件实现,经过综合和布线,特别是写约束和增量布线手动调整电路的布局,降低关键路径延时,最终满足设计要求.
上传时间： 2013-07-16
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随着电子技术和EDA技术的发展,大规模可编程逻辑器件PLD(Programmable Logic Device)、现场可编程门阵列FPGA(Field Programmable Gates Array)完全可以取代大规模集成电路芯片,实现计算机可编程接口芯片的功能,并可将若干接口电路的功能集成到一片PLD或FPGA中.基于大规模PLD或FPGA的计算机接口电路不仅具有集成度高、体积小和功耗低等优点,而且还具有独特的用户可编程能力,从而实现计算机系统的功能重构.该课题以Altera公司FPGA(FLEX10K)系列产品为载体,在MAX+PLUSⅡ开发环境下采用VHDL语言,设计并实现了计算机可编程并行接芯片8255的功能.设计采用VHDL的结构描述风格,依据芯片功能将系统划分为内核和外围逻辑两大模块,其中内核模块又分为RORT A、RORT B、OROT C和Control模块,每个底层模块采用RTL(Registers Transfer Language)级描述,整体生成采用MAX+PLUSⅡ的图形输入法.通过波形仿真、下载芯片的测试,完成了计算机可编程并行接芯片8255的功能.
上传时间： 2013-06-08
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cadence 15.7安装步骤及方法安装步骤： 1、 证书生成 a、双击Crack->keygen.exe， b、HO
上传时间： 2013-07-26
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高性能滤波器是现代信号处理的一种基本电路，传统的设计思想和方法运算量大，存在优化复杂的缺点。本文采用Pspice 的仿真优化工具对二阶低通滤波器基于通带宽度的目标进行了优化和仿真，结果表明优化目标和仿
上传时间： 2013-06-25
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该课题通过对开放式数控技术的全面调研和对运动控制技术的深入研究,并针对国内运动控制技术的研究起步较晚的现状,结合激光雕刻领域的具体需要,紧跟当前运动控制技术研究的发展趋势,吸收了世界开放式数控技术和相关运动控制技术的最新成果,采纳了基于DSP和FPGA的方案,研制了一款比较新颖的、功能强大的、具有很大柔性的四轴多功能运动控制卡.该论文主要内容如下:首先,通过对制造业、开放式数控系统、运动控制卡等行业现状的全面调研,基于对运动系统控制技术的深入学习,在比较了几种常用的运动控制方案的基础上,确定了基于DSP和FPGA的运动控制设计方案,并规划了板卡的总体结构.其次,针对运动控制中的一些具体问题,如高速、高精度、运动平稳性、实时控制以及多轴联动等,在FPGA上设计了功能相互独立的四轴运动控制电路,仔细规划并定义了各个寄存器的具体功能,设计了功能完善的加/减速控制电路、变频分配电路、倍频分频电路和三个功能各异的计数器电路等,完全实现了S-曲线升降速运动、自动降速点运动、A/B相编码器倍频计数电路等特殊功能.再次,介绍了DSP在运动控制中的作用,合理规划了DSP指令的形成过程,并对DSP软件的具体实现进行了框架性的设计.然后,根据光电隔离原理设计了数字输入/输出电路;结合DAC原理设计了四路模拟输出电路;实现了PCI接口电路的设计;并针对常见的干扰现象,提出了有效的抗干扰措施.最后,利用运动控制卡强大的运动控制功能,并针对激光雕刻行业进行大幅图形扫描时需要实时处理大量的图形数据的特别需要,在板卡第四轴完全实现了激光控制功能,并基于FPGA内部的16KBit块RAM,开辟了大量数据区以便进行大幅图形的实时处理.
上传时间： 2013-06-09
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数字图像的压缩是解决图像数据量大、存储和传输困难的基本措施。图像压缩的方法很多，一般可分为有损压缩和无损压缩两大类。有损压缩允许一定程度的信息丢失，在满足实际应用的条件下能够取得较高的压缩比；无损压缩不允许信息丢失，但是压缩比难以提高。在医学图像、遥感图像等应用领域，对于图像的压缩比和失真度都有着较高要求，因此需要采用近无损压缩的方法。近无损压缩是有损压缩和无损压缩的一个折衷，允许一定的失真，能够获得高保真还原图像的同时，得到比无损压缩更高的压缩比。 JPEG-LS是连续色调静止图像无损和近无损压缩的国际标准，算法复杂度低，压缩性能优越，但是JPEG-LS对不同图像压缩时压缩比不可控制。本文在研究JPEG-LS近无损图像压缩算法的基础上，针对具体应用背景，提出了一种基于块的近无损压缩方法。进一步利用图像局部纹理特性分析，对不同特性的区域容忍不同的信息丢失程度，实现了对图像压缩的码率控制。针对某工程应用中的具体要求，我们以FPGA为平台，采用Verilog HDL语言对改进算法进行了硬件实现。 实验结果证明，这种基于块的具有码率控制的近无损图像压缩算法，在实现较为精确的码率控制的同时，能够获得较高的还原图像质量，而且硬件实现复杂度低，能够满足对图像的实时压缩要求。
上传时间： 2013-06-18
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数字语音通信是当前信息产业中发展最快、普及面最广的业务。语音信号压缩编码是数字语音信号处理的一个方面，它和通信领域联系最为密切。在现有的语音编码中，美国联邦标准混合激励线性预测（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的码率下取得了较好的语音质量，具有广阔的应用前景。 FPGA作为一种快速、高效的硬件平台在数字信号处理和通信领域具有着独特的优势。现代大容量、高速度的FPGA一般都内嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模块。用FPGA来实现数字信号处理可以很好地解决并行性和速度问题，而且其灵活的可配置特性，使得FPGA构成的DSP系统非常易于修改、测试及硬件升级。 本论文阐述了一种基于FPGA的混合激励线性预测声码器的研究与设计。首先介绍了语音编码研究的发展状况以及低速率语音编码研究的意义，接着在对MELP算法进行深入分析的基础上，提出了利用DSP Builder在Matlab中建模的思路及实现过程，最后本文把重点放在MELP声码器的编解码器设计上，利用DSP Builder、QuartusⅡ分别设计了其中的滤波器、分帧加窗处理、线性预测分析等关键模块。 在Simulink环境下运用SignalCompiler对编解码系统进行功能仿真，为了便于仿真，系统中没有设计的模块在Simulink中用数学模型代替，仿真结果表明，合成语音信号与原始信号很好的拟合，系统编解码后语音质量基本良好。
上传时间： 2013-06-02
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北京航空航天大学出版社，深入浅出ARM7--LPC213x214x下册，周立功等编著。本书全面介绍了以LPC213x/LPC214x两个系列ARM芯片为硬件平台的各种应用开发，详细分析了嵌入式实时操作系统μC/OS-II在ARM7上的移植和应用。第101-180页。
上传时间： 2013-06-11
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