SDH传输系统光接口 SDH光接口的分类及应用代码 应用代码的表达方式：X-Y.Z，如：V-64.2、S-64.1
上传时间： 2013-11-22
上传用户：非洲之星
提出了一种将部分传输序列与递归最小二乘法相结合的OFDM非线性失真自适应补偿技术。利用部分传输序列降低OFDM信号的峰均比；使用递归最小二乘法拟合高功率放大器的幅度/幅度和幅度/相位特性曲线，对OFDM信号进行预失真处理，以补偿系统的非线性失真。仿真结果表明，所提出的方法收敛速度快，能对高功率放大器引入的非线性失真进行有效的补偿。
上传时间： 2013-11-15
上传用户：洛木卓
SDH[1](Synchronous Digital Hierarchy，同步数字体系)光端机容量较大，一般是16E1到4032E1。SDH是一种将复接、线路传输及交换功能融为一体、并由统一网管系统操作的综合信息传送网络，是美国贝尔通信技术研究所提出来的同步光网络(SONET)。
上传时间： 2013-11-07
上传用户：3到15
提升Windows7系统运行速度
上传时间： 2014-01-24
上传用户：xiaohanhaowei
提升Windows7系统运行速度
上传时间： 2015-01-01
上传用户：fanboynet
PCI Express 协议由于其高速串行、系统拓扑简单等特点被广泛用于各种领域。Altera公司的Arria II GX FPGA内集成了支持链式DMA传输功能的PCI Express硬核，适应了PCI Express总线高速度的要求。文中利用Jungo公司的WinDriver软件实现了链式DMA的上层应用设计。首先给出了链式DMA实现的基本过程，接着分析了链式DMA数据传输需要处理的几个问题，给出了相应的解决办法和策略。采用这些方法，保证了DAM数据传输的正确性，简化了底层FPGA应用逻辑的设计。
上传时间： 2014-12-22
上传用户：squershop
设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。整个系统通过了Modelsim的仿真验证并在Terasic公司的DE2平台上完成了硬件测试。设计共消耗了3716个逻辑单元，最高处理速度可达92.93MHz。以50MHz频率工作时，可在0.5s以内完成一幅256×256指纹图像的增强处理。
上传时间： 2013-11-06
上传用户：rishian
现代数字信号处理从视频扩展到了中频甚至射频,针对要求信号处理的处理速度越来越高、传输速率越来越快等特点,给出了一款使用高性能FPGA、DAC以及经先进的PCB设计工具设计、仿真的高速信号处理模块,实现了对高速信号的实时接收和处理。关键词:数字信号处理; 高速电路; FPGA;设计与仿真
上传时间： 2013-10-09
上传用户：baiom
摘 要:介绍了FPGA最新一代器件Virtex25上的高速串行收发器RocketIO。基于ML505开发平台构建了一个高速串行数据传输系统,重点说明了该系统采用RocketIO实现1. 25Gbp s高速串行传输的设计方案。实现并验证了采用FPGA完成千兆串行传输的功能目标,为后续采用FPGA实现各种高速协议奠定了良好的基础。关键词: FPGA;高速串行传输; RocketIO; GTP 在数字系统互连设计中,高速串行I/O技术取代传统的并行I/O技术成为当前发展的趋势。与传统并行I/O技术相比,串行方案提供了更大的带宽、更远的距离、更低的成本和更高的扩展能力,克服了并行I/O设计存在的缺陷。在实际设计应用中,采用现场可编程门阵列( FPGA)实现高速串行接口是一种性价比较高的技术途径。
上传时间： 2013-10-22
上传用户：semi1981
通用阵列逻辑GAL实现基本门电路的设计 一、实验目的 1.了解GAL22V10的结构及其应用； 2.掌握GAL器件的设计原则和一般格式； 3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计； 4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。 二、实验原理 1. 通用阵列逻辑GAL22V10 通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。 ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。 另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。在系统编程电源为+5V，无需外接编程高压。每片ispGAL22V10可以保证一万次在系统编程。 ispGAL22V10的内部结构图如图1-3所示。 2.编译、下载源文件 用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片，这样GAL芯片就具有用户所需要的逻辑功能。 3.工具软件ispLEVER简介 ispLEVER 是Lattice 公司新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具，ispLEVER软件提供给开发者一个简单而有力的工具。
上传时间： 2013-11-17
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