本文介绍了DTMF 解码芯片MT8870 的功能和特点,给出了在解码器中与89C51 单片机的接口电路,说明了解码器的工作原理抗干扰措施。关键词:单片机抗干扰 DTMF 解码监控
上传时间: 2013-05-17
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高速光电隔离器6N137应用,高频PWM输出隔离器件
上传时间: 2013-04-24
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无线局域网(WLAN,Wireless Local Area Network)是未来移动通信系统的重要组成部分.为了满足用户高速率、方便灵活的接入互联网的需求,WLAN的研究和建设正在世界范围内如火如荼的展开.由于摆脱了有线连接的束缚,无线局域网具有移动性好、成本低和不会出现线缆故障等特点.该文对无线局域网的主流协议IEEE 802.11a的物理层实现技术进行了系统的研究和分析,并采用可编程ASIC器件FPGA,设计实现了物理层基带处理的关键模块,为今后形成具有自主知识产权的IP核奠定了基础.该文研究内容得到了天津市信息化办公室"宽带无线局域网关键技术研究"项目经费的支持.该文在对IEEE 802.11a协议深入研究的基础上,提出了物理层的实现方案和功能模块划分.重点研究了实现基带处理的关键模块:FIR滤波器、卷积码编码器以及(2,1,7)Viterbi译码器的实现算法和硬件结构.在Viterbi译码器的设计中,
上传时间: 2013-06-19
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JPEG2000是由ISO/ITU-T组织下的IEC JTC1/SC29/WG1小组制定的下一代静止图像压缩标准.与JPEG(Joint Photographic Experts Group)相比,JPEG2000能够提供更好的数据压缩比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多种特性使得它具有广泛的应用前景.但是,JPEG2000是一个复杂编码系统,目前为止的软件实现方案的执行时间和所需的存储量较大,若想将JPEG2000应用于实际中,有着较大的困难,而用硬件电路实现JPEG2000或者其中的某些模块,必然能够减少JPEG200的执行时间,因而具有重要的意义.本文首先简单介绍了JPEG2000这一新的静止图像压缩标准,然后对算术编码的原理及实现算法进行了深入的研究,并重点探讨了JPEG2000中算术编码的硬件实现问题,给出了一种硬件最优化的算术编码实现方案.最后使用硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器传输级(Register Transfer Level,RTL描述了该硬件最优化的算术编码实现方案,并以Altera 20K200E FPGA为基础,在Active-HDL环境中进行了功能仿真,在Quartus Ⅱ集成开发环境下完成了综合以及后仿真,综合得到的最高工作时钟频率达45.81MHz.在相同的输入条件下,输出结果表明,本文设计的硬件算术编码器与实现JPEG2000的软件:Jasper[2]中的算术编码模块相比,处理时间缩短了30﹪左右.因而本文的研究对于JPEG2000应用于数字监控系统等实际应用有着重要的意义.
上传时间: 2013-05-16
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并网逆变器并网逆变器并网逆变器并网逆变器
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上传时间: 2013-04-24
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在通信系统中,人们一直致力于信息传输的有效性和可靠性的研究,信道纠错编码技术一直是人们研究的重点。1993年,Turbo码的提出,以其接近Shannon极限的优异的译码性能在编码界引起了轰动,并成为研究纠错编码的热点课题。经过十几年的研究和发展,目前,Turbo码已经走向了实用化的道路,如何用硬件实现有效的Turbo码编译码器成为了人们研究的重点。 论文以基于FPGA实现Turbo码译码器为研究目标,首先分析了Turbo码的基本编译码原理和3GPP标准的Turbo码编码结构和交织算法。然后重点分析了MAP译码算法,Log-MAP译码算法和:Max-Log-MAP译码算法,并对三种译码算法进行了详细的理论推导和计算复杂度的定量分析比较,对影响Turbo码译码性能的主要因素进行了MATLB仿真分析。 论文在深入分析比较上述三种译码算法的基础之上,选择Max-Log-MAP译码算法进行了Turbo码译码器的FPGA设计实现。主要针对FPGA实现的数据量化、定点数据表示方式、Max-Log-MAP算法子译码器关键运算单元的FPGA设计和基于3GPP标准的Turbo码译码器的内交织的FPGA设计进行了深入研究,完成了固定译码长度的Turbo码译码器的FPGA设计实现,并利用ModelSim和MATLAB分别对译码器进行了功能时序验证和FPGA定点仿真测试。
上传时间: 2013-07-09
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汉字ASCII码-Unicode码转化器(转换工具)
上传时间: 2013-07-16
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随着科学技术的发展与公共安全保障需求的提高,视频监控系统在工业生产、日常生活、警备与军事方面的应用越来越广泛。采用基于 FPGA 的SOPC技术、H.264压缩编码技术和网络传输控制技术实现网络视频监控系统,在稳定性、功能、成本与扩展性等方面都有着突出的优势,具有重要的学术意义与实用意义, 本课题所设计的网络视频监控系统由以Nios Ⅱ为核心的嵌入式图像服务器、相关网络设备与若干PC机客户端组成。嵌入式图像服务器实时采集图像,采用H.264 编码算法进行压缩,并持续监听网络。PC机客户端可通过网络对服务器进行远程访问,接收编码数据,使用H.264解码算法重建图像并实时显示,使监控人员有效地掌握现场情况, 在嵌入式图像服务器设计阶段,本文首先进行了芯片选型与开发平台选择。然后构建图像采集子系统,采用双缓存乒乓交换的方法设计图像采集用户自定义模块。接着设计双Nios Ⅱ架构的SOPC系统,阐述了双软核设计中定制连接、内存芯片共享、数据搬移、通信与互斥的解决方法。同时完成了网络服务器的设计,采用μC/OS-Ⅱ进行多任务的管理与调度, H.264视频压缩编解码算法设计与实现是本文的重点。文中首先分析H.264.标准,规划编解码器结构。接着设计了16×16帧内预测算法,并设计宏块扫描方式,采用两次判决策略进行预测模式选择。然后设计4×4子块扫描方式,编写整数变换与量化算法程序。熵编码采用Exp-Golomb编码与CAVLC相结合的方案,针对除拖尾系数之外的非零系数值编码子算法,实现了一种基于表示范围判别的编码方法。最后设计了网络传输的码流组成格式,并针对编码算法设计相应解码算法。使用VC++完成算法验证,并进行测试,观察不同参数下压缩率与失真度的变化。 算法验证完成后,本文进行了PC机客户端设计,使其具有远程访问、H.264解码与实时显示的功能。同时将H.264 编码算法程序移植到NiosⅡ中,并将嵌入式图像服务器与若干客户端接入网络进行联合调试,构建完整的网络视频监控系统, 实验结果表明,本系统视频压缩率高,监控图像质量良好,充分证明了系统软硬件与图像编解码算法设计成功。本系统具有成本低、扩展性好及适用范围广等优点,发展前景十分广阔。
上传时间: 2013-08-03
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JPEG2000是新一代的静态图像压缩标准,它相比JPEG有很多新的特性,如渐进传输和感兴趣区域编码等,因而它具有广阔的应用前景,特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法,其计算复杂度远远高于JPEG,完全采用软件方案实现将会占用大量的处理器时间和内存开销,而且速度较慢,实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用,打开巨大的潜在市场,研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎,其中的上下文编码的运算量约占到总运算量的50%,是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算,没有复杂的数学运算,但逻辑控制流程复杂繁琐,对存储器访问频繁,采用DSP或者其他的通用处理器通过指令控制实现该算法,未能显著提高编码速度。本文采用FPGA芯片,以电路逻辑的方式来实现该算法并进行优化,在研究和分析了上下文编码算法运算特点的基础上,设计了列判断和交错存储相结合的硬件实现方案,并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后,所获得的上下文编码模块最大时钟频率为101MHz,且能在130ms内完成对一幅512×512灰度图像的编码,性能比Jasper软件中的实现方案提高了75%。 JPEG2000的一个重要特性是其具有渐进传输的能力,而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析,并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证,本文设计了基于FPGA和ARM的验证实验平台,其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码,而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证,实验结果表明本文设计的算法模块功能正确,并在一定程度上提高了编码速度。
上传时间: 2013-04-24
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局域网内聊天传输文件.rar 1、可以进行群聊。 2、点中名字前的复选框要以说消消话。 3、可以群发文件,可以发给指定的人(选中复选框),也可以发给所有人。-LAN chatting to trans
上传时间: 2013-07-17
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