VHDL实现循环码编码，设计了三个单元。switch是一个开关，shifter是移位寄存器，encoder是主体。
上传时间： 2016-02-14
上传用户：cainaifa
四位全加器，VHDL语言，max+plusII平台做的
标签： 全加器
上传时间： 2016-02-17
上传用户：xz85592677
用VHDL语言编写的，利用FPGA模拟示双通道波器功能，两个通道各自输入正弦信号，合成“李萨如”图
上传时间： 2016-02-20
上传用户：1159797854
用vhdl编写的程序，任意波形产生器，是一年的电子设计大赛赛题，已经实现。
上传时间： 2014-11-27
上传用户：jhksyghr
几个VHDL的例子，供大家参考，包括寄存器的设计，同步二进制计数器的设计，时钟计数器的设计等，个人觉得很有用处
标签： VHDL
上传时间： 2016-02-23
上传用户：skfreeman
產生你所需要的FIR濾波器，可以產生VHDL格式之源碼。
上传时间： 2016-03-07
上传用户：klin3139
介绍了Turbo 码的编译码基本原理,在详细研究Log_MAP 算法的基础上,用VC6. 0 编写了状态转移表生成子程序, Turbo 交织表生成子程序和Turbo 码译码程序等几个对Turbo 码进行仿真最重要的函数,并在DSP 上实现了通用的Turbo 码编译码器
上传时间： 2013-12-21
上传用户：wxhwjf
台湾人梁奕智写的VHDL编程学习的PPT讲义，里面包括内容有D触发器、寄存器、累加器、计数器、有限状态机等非常有用的内容。
上传时间： 2016-05-04
上传用户：15736969615
vhdl编写，8b—10b 编解码器设计 Encoder: 8b/10b Encoder (file: 8b10b_enc.vhd) Synchronous clocked inputs (latched on each clock rising edge) 8-bit parallel unencoded data input KI input selects data or control encoding Asynchronous active high reset initializes all logic Encoded data output 10-bit parallel encoded output valid 1 clock later Decoder: 8b/10b Decoder (file: 8b10b_dec.vhd) Synchronous clocked inputs (latched on each clock rising edge) 10-bit parallel encoded data input Asynchronous active high reset initializes all logic Decoded data, disparity and KO outputs 8-bit parallel unencoded output valid 1 clock later
上传时间： 2016-05-05
上传用户：gundamwzc
伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。
上传时间： 2016-05-09
上传用户：wxhwjf
