二<b>分频</b>

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

标签： Verilog HDL 语言编写

上传时间： 2015-07-18

上传用户：yulg
vhdl语言写的基数分频器

vhdl语言写的基数分频器，多平台，通过MODESIM仿真

标签： vhdl 语言分频器

上传时间： 2015-07-20

上传用户：541657925
多数位分频器.............................................可直接编译

多数位分频器.............................................可直接编译

标签： 数位分频器编译

上传时间： 2015-07-22

上传用户：whenfly
基于VHDL语言描述的一个分频器

基于VHDL语言描述的一个分频器，根据端口值，可作为四分频，八分频等分频器使用。

标签： VHDL 语言分频器

上传时间： 2013-12-31

上传用户：集美慧
％直接型到并联型的转换％％[C,B,A]=dir2par(b,a) ％C为当b的长度大于a时的多项式部分％B为包含各bk的K乘2维实系数矩阵％A为包含各ak的K乘3维实系数矩阵％

％直接型到并联型的转换％％[C,B,A]=dir2par(b,a) ％C为当b的长度大于a时的多项式部分％B为包含各bk的K乘2维实系数矩阵％A为包含各ak的K乘3维实系数矩阵％b为直接型分子多项式系数％a为直接型分母多项式系数％

标签： dir par 系数矩阵

上传时间： 2014-01-20

上传用户：lizhen9880
直接型到级联型的形式转换％ [b0,B,A]=dir2cas(b,a) ％b 为直接型的分子多项式系数％a 为直接型的分母多项式系数％b0为增益系数％B 为包含各bk的K乘3维实系数

直接型到级联型的形式转换％ [b0,B,A]=dir2cas(b,a) ％b 为直接型的分子多项式系数％a 为直接型的分母多项式系数％b0为增益系数％B 为包含各bk的K乘3维实系数矩阵％A 为包含各ak的K乘3维实系数矩阵％

标签： 系数 dir cas 多项式

上传时间： 2013-12-30

上传用户：agent
这是我自己编写的三分频

这是我自己编写的三分频，也就是奇数分频，占空比为1：1，当然如果需要其它奇数分频，只要将程序里面的N和counter修改即可

标签： 编写三分频

上传时间： 2015-08-06

上传用户：我们的船长
简单的VERILOG五分频电路描述

简单的VERILOG五分频电路描述，可综合。已经过检验

标签： VERILOG 分频电路

上传时间： 2014-01-17

上传用户：netwolf
一个在spantan3上实现的24路分频VHDL程序

一个在spantan3上实现的24路分频VHDL程序，实现方法简单，并且在硬件电路上跑过，可以直接使用。可以进一步修改成PWM程序。

标签： spantan3 VHDL 分频程序

上传时间： 2015-08-14

上传用户：515414293
一种基于自适应分频的频率测量方法及其实现

一种基于自适应分频的频率测量方法及其实现

标签： 分频频率测量方法

上传时间： 2014-01-07

上传用户：270189020